改訂履歴

2023 年 8 月 31 日

1.15

資料全体に Artix UltraScale+ デバイスを追加。

第 1 章 : 「 SelectIO インターフェイス プリミティブ 」 の IBUFDS_DIFF_OUT の箇条書きを更新。

第 2 章 : 「 VAR_LOAD モード 」 の Align_Delay に関する箇条書きを更新。 「 リセットのリリース 」 の 手順 d を更新。

第 3 章 : 「HD I/O バンクのリソース」 にクロック兼用ピン ペアに関する文章を追加。

2022 年 9 月 1 日

1.14

第 1 章 : 表: LVDS I/O 規格で使用可能な属性 の DQS_BIAS に関する注記を更新。

第 2 章 : 表: OSERDESE3 の属性 の ODDR_MODE の説明を更新。 表: IDELAYE3 のポート および 表: ODELAYE3 のポート の CLK、LOAD、および RST の説明を更新。 表: IDELAYE3 の属性 の REFCLK_FREQUENCY の有効な値を更新。 この図 を追加。 This Equation を追加。 表: ODELAYE3 の属性 の REFCLK_FREQUENCY と UPDATE_MODE の値を更新。 「 VAR_LOAD モード 」 の 手順 6 a および 手順 4 a を更新。 「 IDELAYCTRL 」 に IDELAYCTRL および BITSLICE_CONTROL に関する補足を追加。 表: IDELAYCTRL のポート および 表: BITSLICE_CONTROL のポート の RST の説明に注記を追加。 手順 c を更新、 「 リセットのリリース 」 に 手順 d を追加。 「 ニブル内でのネイティブ モードと非ネイティブ モードの I/O の混在 」 の第 3 段落で 1 つのバンク内で複数のニブルを使用するデザインの説明を更新。Align_Value をすべて Align_Delay に変更。 This Equation および This Equation を追加。 表: RXTX_BITSLICE の属性 の RX_REFCLK_FREQUENCY と TX_REFCLK_FREQUENCY の値を更新。 表: RX_BITSLICE の属性 、 表: TX_BITSLICE の属性 、および 表: TX_BITSLICE_TRI の属性 の REFCLK_FREQUENCY の値を更新。

第 3 章 : 表: HD I/O バンクがサポートする機能 で、2.5V I/O 規格に /SUB_LVDS を追加し、最大データ レートを 250 Mb/s DDR に更新。 「 HD I/O インターフェイス ロジック 」 の最初の段落を更新。

2021 年 10 月 22 日

1.13

第 1 章 : 「 V _REF 」 に出力専用 IOB の説明を追加。 「 DCI I/O 規格のサポート 」 の 手順 2 を更新。 「 LVCMOS 」 の JEDEC 仕様を更新。 表: LVCMOS12 I/O 規格で使用可能な属性 に DRIVE 設定の変更に関する注記を追加。 「 HSTL_ I_DCI、HSTL_I_DCI_12、および HSTL_ I_DCI_18 」 の最初の段落を更新。 この図 および この図 を更新。 「 レシーバーの終端 」 に、オプションのバイアス電流と終端の説明を追加。

第 2 章 : 「 シンプルなレジスタ付き入力および出力 」 に SDR 入力および出力のレジスタに関する文章を追加。 表: ODDRE1 のポート の SR の説明を更新。 表: ISERDESE3 のポート および 表: OSERDESE3 のポート の RST に関する説明を更新。 表: OSERDESE3 の属性 の ODDR_MODE の説明を更新。 表: IDELAYE3 のポート の CNTVALUEOUT[8:0] の説明を更新。 VAR_LOAD モード および VAR_LOAD モード の遅延ラインの手順を更新。 表: ODELAYE3 のポート の CNTVALUEOUT[8:0] および RST の説明を更新。 FIXED モード および FIXED モード の最初の段落に、RXTX_EN_VTC の説明を追加。 VARIABLE モード の RXTX_BITSLICE.EN_VTC ポートの説明を更新。 「 FIFO の機能 」 で、FIFO_RD_EN のフリップフロップはオプションであり、タイミングが満たされない場合にのみ必要であることを明確化。 表: RXTX_BITSLICE のポート の RX_CNTVALUEOUT[8:0] および TX_CNTVALUEOUT[8:0] の説明を更新。 表: RX_BITSLICE のポート の CNTVALUEOUT[8:0] および CNTVALUEOUT_EXT[8:0] の説明を更新。 表: TX_BITSLICE のポート および 表: TX_BITSLICE_TRI のポートの説明 の CNTVALUEOUT[8:0] の説明を更新。 表: BITSLICE_CONTROL のポート の TBYTE_IN[3:0] に関する説明を更新。 表: BITSLICE_CONTROL の属性 の TX_GATING の説明を更新。 リセットのリリース の 手順 5 を更新。 表: レジスタ ビットの説明 (BS_CTRL) のビット 7 および 6:0 に関する説明を更新。 表: レジスタ ビットの説明 (PQTR) および 表: レジスタ ビットの説明 (NQTR) のビット 13 に関する説明を更新。

第 3 章 : 内部 VREF の規格リストに POD を追加。

2019 年 8 月 28 日

1.12

第 1 章 : 「 UltraScale アーキテクチャの概要 」 の第 5 パラグラフを更新。 「 I/O タイルの概要 」 を更新。 表: HSUL で使用可能な属性 に DQS_BIAS を追加。

第 2 章 : 「 VARIABLE モード 」 に遅延比レジスタに関する注記を追加。 表: RXTX_BITSLICE のポート の TX_CNTVALUEIN[8:0] の説明に VT 補正に関する注記を追加。 表: TX_BITSLICE のポート の CNTVALUEIN[8:0] の説明に VT 補正を使用した遅延の変更に関する注記を追加。

付録 B : 「参考資料」 に『Zynq UltraScale+ RFSoC データシート: 概要』 (DS889) を追加。

2019 年 7 月 2 日

1.11

SelectIO インターフェイス リソース 。 「 DQS_BIAS 」 の N 側と P 側を更新。 表: MIPI_DPHY_DCI 規格で使用可能な属性 に LVDS_PRE_EMPHASIS および EQUALIZATION 属性を追加し、Vivado Design Suite バージョン 2019.1.1 でのこれらの属性について説明。

SelectIO インターフェイス ロジック リソース 。 表: IDELAYE3 のポート 、 表: ODELAYE3 のポート 、 表: RX_BITSLICE のポート 、および 表: TX_BITSLICE のポート の CE ポートと CE および LOAD ポートに注記を追加。 表: RXTX_BITSLICE の属性 の TX_DELAY_VALUE 属性の COUNT モードを更新。 この図 の I/O を更新。 「 DQS_BIAS 」 を更新。 「 レシーバーのセットアップ 」 を更新。 この図 の見出しを更新。

2019 年 1 月 16 日

1.10

SelectIO インターフェイス リソース 。 「 LVDS および LVDS_25 」 を更新。

SelectIO インターフェイス ロジック リソース 。 コンポーネント プリミティブのポートの説明を変更。 165 ページ の COUNT モード リセット シーケンスから IDELAYCTRL の基準クロックを削除。 「 リセットのリリース 」 で、EN_VTC を IDELAY/ODELAY に適用。 「 ネイティブ入力遅延タイプの使用 」 で、EN_VTC を RXTX_BITSLICE に適用することを明確化。 表: RX_BITSLICE の属性 で、IS_CLK_INVERTED/IS_RST_DLY_INVERTED 属性を修正。8 タップを最大として、遅延を 1 ～ 8 タップに変更できることを明確化。

2018 年 6 月 12 日

1.9

SelectIO インターフェイス リソース 。 「 DQS_BIAS 」 を更新。 Vivado Design Suite 2018.1 から、DQS_BIAS 属性はセルではなくポートに設定する必要があります。 ドライバーとレシーバーが同じ電圧レベルでなければならないという注記を追加。 表: HSUL で使用可能な属性 に最後の行 (OUTPUT_IMPEDANCE) を追加。図 2-20 の「COUNT モードにおける高速変更」を削除。

SelectIO インターフェイス ロジック リソース 。 表: ODDRE1 の属性 を更新。 表: レジスタ ビットの説明 (NIBBLE_CTRL0) ～ 表: レジスタ ビットの説明 (DFD_CTRL) の予約ビットとデフォルト値をわかりやすく変更。

HD I/O リソース 。 見出し 「 ZHOLD 」 を追加。 「 DDR 出力 (ODDRE1) 」 を更新。

2018 年 2 月 7 日

1.8

第 2 章 で、BITSLICE と波形情報を更新。 この図 、 この図 、 この図 、 この図 および図 2-20 を変更。 この図 の RXTX_BITSLICE を ISERDES に変更。COUNT モードにおける高速変更の情報と この図 を追加。図 2-20 および図 2-25 を更新。 この図 、 この図 、および この図 を更新。 表: IDELAYCTRL の属性 の値と説明を変更。 「 コンポーネント モードのリセット シーケンス 」 を更新。 表: I/O バンクによる双方向サポート 「I/O バンクによる双方向サポート」を追加。 297 ページ の 注意 と 298 ページ のヒントを更新。 306 ページ の 注意 を更新。 表: RXTX_BITSLICE のポート でポート RX_RST、FIFO_RD_EN および TX_RST を更新。 表: RXTX_BITSLICE のポート で属性 RX_REFCLK_FREQUENCY と TX_REFCLK_FREQUENCY を更新。 表: RX_BITSLICE のポート でポート RST を更新。 表: TX_BITSLICE のポート でポート RST を更新。 表: TX_BITSLICE_TRI のポートの説明 でポート RST を更新。 表: TX_BITSLICE_TRI の属性 で属性 REFCLK_FREQUENCY を更新。 表: BITSLICE_CONTROL のポート 「BITSLICE_CONTROL のポート」で REFCLK ポートを更新。 表: BITSLICE_CONTROL の属性 「BITSLICE_CONTROL の属性」で REFCLK_SRC 属性を更新。 表: RIU のポート でポート RIU_WR_EN を更新。 表: レジスタ ビットの説明 (NIBBLE_CTRL1) 、 表: レジスタ ビットの説明 (DBG_WR_STATUS) 、および 表: レジスタ ビットの説明 (DBG_RD_STATUS) を更新。

2017 年 7 月 28 日

1.7

資料全体を UltraScale™ および UltraScale+™ デバイス向けに更新。複数のビット スライスの属性表に SIM_DEVICE 属性を追加。

第 2 章: BITSLICE_0 の制限事項を含め、全体的に説明を明確化。コンポーネント プリミティブおよびネイティブ プリミティブで変更を繰り返す必要がある場合の遅延ラインの手順を更新。コンポーネント プリミティブのポートの説明と属性を更新。ネイティブ プリミティブのポートの説明と属性を更新。

表: IDDRE1 の属性 に IS_C_INVERTED、IS_CB_INVERTED を追加。 表: ODDRE1 の属性 に IS_D1_INVERTED、IS_D2_INVERTED を追加。レイテンシを説明するための波形を追加 ( この図 、 この図 )。CLK_B の説明を更新 ( 表: ISERDESE3 のポート )。IS_CLK_INVERTED、IS_CLK_B_INVERTED、IS_RST_INVERTED および SIM_DEVICE を追加 ( 表: ISERDESE3 の属性 )。OSERDES のレイテンシを追加 ( この図 )。 表: OSERDESE3 のポート の T の説明を更新。IS_CLK_INVERTED、IS_CLKDIV_INVERTED、IS_RST_INVERTED、および SIM_DEVICE を追加 ( 表: OSERDESE3 の属性 )。 「 IDELAYE3 」 のセクションで TIME モードの場合の REFCLK_FREQUENCY の要件を更新。RST、EN_VTC、DELAY_VALUE、および DELAY_FORMAT の説明を更新 ( 表: IDELAYE3 の属性 )。SIM_DEVICE を追加 ( 表: IDELAYE3 の属性 )。遅延の手順で変更を繰り返す必要がある場合の VARIABLE および VAR_LOAD の変更方法を追加 (IDELAY、ODELAY、および 「 ネイティブ入力遅延タイプの使用 」 の DELAY_TYPE の説明)。RST および EN_VTC の説明を更新 ( 表: ODELAYE3 のポート )。UltraScale+ デバイスの DELAY_VALUE を更新 ( 表: ODELAYE3 の属性 )。SIM_DEVICE を追加
( 表: ODELAYE3 の属性 )。VARIABLE モードの波形に変更を繰り返す場合の波形を追加 ( この図 )。 表: IDELAYCTRL の属性 を追加。 「 コンポーネント モードのリセット シーケンス 」 から DELAY_TYPE = FIXED を削除。 この図 に 1 つの MMCM クロックからの BUFGCE_DIV を使用する場合を追加。クロック出力に関する MMCM の説明と この図 を追加。 「 ニブル内でのネイティブ モードと非ネイティブ モードの I/O の混在 」 の REFCLK_FREQUENCY の要件を更新。RX_BITSLICE ( この図 、 この図 ) および TX_BITSLICE ( この図 、 この図 ) のレイテンシの波形を追加。 この図 に変更を繰り返す場合の波形を追加。 表: RXTX_BITSLICE の属性 の説明を更新し、TX_OUTPUT_PHASE_90 の制限事項を追加。 表: RXTX_BITSLICE の属性 に UltraScale+ デバイスの値と SIM_DEVICE を追加。 表: RX_BITSLICE の属性 に UltraScale+ デバイスの値を追加。 表: RX_BITSLICE の属性 に SIM_DEVICE を追加。 表: TX_BITSLICE のポート の T、TBYTE_IN の説明を更新。 表: TX_BITSLICE の属性 に UltraScale+ デバイスの値を追加。 表: TX_BITSLICE の属性 に TX_OUTPUT_PHASE_90 の制限事項を追加。TX_BITSLICE_TRI のレイテンシの図 ( この図 、 この図 ) を追加。 表: TX_BITSLICE_TRI の属性 に UltraScale+ デバイスの値および TX_OUTPUT_PHASE_90 の制限事項を追加。SIM_DEVICE を追加 ( 表: TX_BITSLICE_TRI の属性 、 表: BITSLICE_CONTROL の属性 )。リセット シーケンス中のストローブ信号の動作を強調表示 ( この図 のようにリセットに保持するかビットスリップを使用)。複数バンクにまたがるインターフェイスおよび 1 つのバンクで複数のインターフェイスを使用する場合のネイティブ モードのブリングアップを追加。 表: RXTX_BITSLICE の属性 に SIM_DEVICE を追加。RIU レジスタ 0x37、0x38、および 0x39 を追加 ( 表: レジスタ ビットの説明 (DBG_WR_STATUS) 、 表: レジスタ ビットの説明 (DBG_RW_INDEX) 、および 表: レジスタ ビットの説明 (DBG_RD_STATUS) )。

2016 年 10 月 25 日

1.6

第 1 章: 「 HP I/O バンクでのみ使用可能な DCI 」 を更新。 「 I/O バンクにおけるキャリブレーションなしの終端 」 、 「 IBUF_IBUFDISABLE 」 、 「 IBUF_INTERMDISABLE 」 、 「 IBUFDS_DIFF_OUT_IBUFDISABLE 」 、 「 IBUFDS_DIFF_OUT_INTERMDISABLE 」 などセクションを更新。

第 2 章: 内容を明確にするためにすべて書き換え。 「 コンポーネント プリミティブ 」 の IDELAY_CTRL を IDELAYCTRL に置き換え。 「 ネイティブ プリミティブ 」 を書き換えて、サブセクションを更新。ポートの表 ( 表: RXTX_BITSLICE のポート 、 表: RX_BITSLICE のポート 、 表: TX_BITSLICE のポート 、および 表: BITSLICE_CONTROL のポート ) に同期クロック ドメインの列を追加。

注記: 第 2 章全体の構成が変更されたため、前バージョンの図や表番号が変更および削除され、本改訂履歴の表の後続列の参照箇所は、印刷されたバージョンでのみ有効とみなします。

第 3 章: 「 HD I/O バンクの機能 」 と 「 HD I/O インターフェイス ロジック 」 を更新。

2015 年 11 月 24 日

1.5

Virtex™ UltraScale+™ ファミリ、Kintex™ UltraScale+ ファミリ、および Zynq™ UltraScale+ MPSoC を追加。

第 1 章: 「 IBUFDS_DPHY 」 、 「 OBUFDS_DPHY 」 、および 「 MIPI D-PHY 」 のセクションを追加。 表: MIPI_DPHY_DCI 規格で使用可能な属性 の OBUFDS_DPHY のスルー レートを更新。 表: サポートされる各 I/O 規格の VCCO および VREF 要件 の注記 5 に MIPI_DPHY_DCI 規格の説明を追加。 表: 属性のオプション、双方向バッファーの使用可否、DCI 終端のタイプ の注記 6 に MIPI_DPHY_DCI 規格の説明を追加し、MIPI のスルー レートを FAST に変更。

第 2 章: この図 、 この図 、および この図 を更新。

HD I/O リソース および HD I/O に関するすべての説明を追加。

2015 年 11 月 3 日

1.4

注記: 表と図の番号は 1.4 バージョンでのみ有効です。

第 1 章: 「 差動 I/O 規格における内部差動終端の動作 」 を追加。

第 2 章: IDELAYE3 セクションの説明を更新。表 2-11 および表 2-15 の RST ポートの説明を更新。表 2-18 および表 2-22 の Q[7:0] の説明を更新。図 2-22 の DATAOUT の矢印の方向を逆転。図 2-34 に TX_RST を追加。図 2-36 の入力を T_BYTE_IN から T_BYTE_IN[3:0] に変更。表 2-26 および表 2-28 の RIU_VALID ピンの説明を更新。
表 2-33 のバイパス 15:9 がサポート外となる。コンポーネント モードのリセット シーケンスを更新。ネイティブ モードのリセット シーケンスを更新し、ネイティブ モードの BITSLICE シーケンスの図を削除。図 2-12 の SDR モードで使用される OSERDES の図を更新。FIFO の説明を更新。表 2-18、表 2-20、表 2-22、表 2-24 の順番を図に合わせて変更。図 2-47 のデータ型を更新。図 2-50 の BITSLICE の番号を更新。

2015 年 5 月 29 日

1.3

注記: 表と図の番号は 1.3 バージョンでのみ有効です。

第 1 章: 「SelectIO ピンの電源電」セクションを更新。「コンフィギュレーション中およびコンフィギュレーション後の I/O のステート」セクションを追加。一部のバンクの固有の DCI 要件を更新。図 1-28 を差し替え。「VREF および内部 VREF」セクションを更新。「トランスミッター プリエンファシスおよび LDS トランスミッター プリエンファシス」セクションを更新。「DATA_RATE」セクションを追加。表 5-1 に注記 6 を追加。表 1-52 および表 1-53 にスルー レートを追加。表 1-55 を更新 (注記 4 と注記 5 を追加)。表 1-56 を更新し、表 1-57 を追加。次の表の前のテキストに説明を追加し、各表を更新: 表 1-59、表 1-61、表 1-63、表 1-65、表 1-67、表 1-69、表 1-71、表 1-73、表 1-77。

第 2 章を全体的に書き換え (レジスタ インターフェイス ユニット、ビルトイン セルフ キャリブレーション (BISC)、およびクロッキングの考察事項にセクションを追加)。

2014 年 8 月 18 日

1.2

注記: 表と図の番号、およびページ番号は 1.2 バージョンでのみ有効です。

SelectIO リソースの概要セクションおよび SelectIO プリミティブの下の IBUF_ANALOG の説明を分かりやすく変更。28 ページと 32 ページの分割終端 DCI の ODT に設定可能な値から RTT_NONE を削除。表 1-2 に注記 1 を追加。HSUL_12 および DIFF_HSUL_12 の説明を更新。表 1-48 の HSUL_12 ODT の説明を変更。表 1-52 および表 1-53 を移動。表 1-55 に注記 3 を追加。

表 2-12 の REFCLK_FREQUENCY を更新。表 2-17 の REFCLK を更新。表 2-15 の DDR モードを変更。表 2-16 の REFCLK_FREQUENCY を更新。表 2-8 で DDR の 2:1 の比率を削除。表 2-27 の CTRL_CLK を更新。表 2-19 の REFCLK_FREQUENCY を更新。

2014 年 5 月 8 日

1.1

注記: 表と図の番号は 1.1 バージョンでのみ有効です。表 1-1 および注記 3 に機能を追加。「前世代」セクションとの相違点を訂正。さまざまなセクションで OUTPUT_IMPEDANCE 属性に関する説明を明確化。DCIUpdateMode オプションのデフォルト値を ASREQUIRED に変更。表 1-9 の下に例を追加。IBUFDSE3 プリミティブおよび IOBUFDSE3 プリミティブから VREF 調整を削除。
42 ページの SelectIO プリミティブに IBUF_ANALOG、IOBUF_INTERMDISABLE、および IBUFDS_DIFF_OUT_INTERMDISABLE を追加。第 1 章の全体で、IBUFG (クロック入力バッファー) を削除して図 1-18 を更新、IBUFGDS (差動クロック入力バッファー) を削除して図 1-22 を更新、および IBUFGDS_DIFF_OUT (相補出力を備えた差動クロック入力バッファー) を削除して図 1-23 を更新。

次に示すセクションの説明、図、表を更新。BUF_IBUFDISABLE、IBUF_INTERMDISABLE、IBUFE3、IBUFDS_DIFF_OUT_IBUFDISABLE、IBUFDS_IBUFDISABLE、IBUFDS_INTERMDISABLE、IBUFDSE3、IOBUF_DCIEN、IOBUFE3、IOBUFDS、IOBUFDS_DCIEN、IOBUFDS_DIFF_OUT、IOBUFDS_DIFF_OUT_DCIEN、IOBUFDS_INTERMDISABLE、IOBUFDS_DIFF_OUT_INTERMDISABLE、IOBUFDSE3、HPIO_VREF、IBUF_LOW_PWR 属性、Output Slew Rate 属性、Differential Termination 属性、Internal VREF、DQS_BIAS、Transmitter Pre-Emphasis、LVDS Transmitter Pre-Emphasis、Receiver EQUALIZATION、LVDCI (Low-Voltage Digitally Controlled Impedance)、HSLVDCI (High-Speed LVDCI)、HSTL (High-Speed Transceiver Logic)、表 1-49、表 1-50、表 1-52、表 1-53、表 1-56、および図 1-83。

IBUFDS_DIFF_OUT_IBUFDISABLE、IOBUF_INTERMDISABLE、Source Termination Attribute (OUTPUT_IMPEDANCE)、表 1-13、表 1-14、および VREF_CNTR を追加。

表 1-20、表 1-21、表 1-22、表 1-24、表 1-36、表 1-37、表 1-44、表 1-45、表 1-48、表 1-51、および表 1-78 の HP I/O バンク プリミティブに MEDIUM 属性を追加。表 1-55 の列を変更。127 ページに DQS_BIAS に関する説明を追加。132 ページおよび表 A-1 を含むその他の表で、SUB_LVDS_25 を削除して SUB_LVDS に置き換え。表 1-73 から属性を削除。同じバンク内で複数の I/O 規格を併用する場合の規則の説明を更新。表 1-77 に注記 3 と 4 を追加。表 1-78 に注記 5 を追加。第 2 章への変更の詳細は、次のページに続きます。

図 2-2 を更新。IDELAYE3 および ODELAYE3 の説明を更新。表 2-17、表 2-1 を更新。表 2-12、表 2-16、表 2-19、および表 2-21 の DELAY_VALUE (DELAY_VALUE_EXT)、DELAY_FORMAT、および UPDATE_MODE に関する説明を分かりやすく変更。表 2-7 で、DATA_WIDTH の説明を更新。表 2-5 の「使用する SerDes 出力のデータ ビット」を更新。表 2-16 および表 2-4 にタイプ列を追加。表 2-28 で、RIU_VALID ポートの説明とポート幅を更新し、BIT_CTRL ポートの説明を更新。表 2-27 で、SERIAL_MODE の説明、READ_IDLE_COUNT[5:0] のデフォルト値、ROUNDING_FACTOR のタイプ、CTRL_CLK を更新し、新規属性 (SELF_CALIBRATE、IDLY_VT_TRACK、ODLY_VT_TRACK、QDLY_VT_TRACK、および RXGATE_EXTEND) を追加。図 2-24 を更新。表 2-18 から CLK_OUT ポートを削除し、RX_BIT_CTRL_IN[39:0] ～ TX_BIT_CTRL_OUT[39:0] を更新。表 2-19 の DELAY_VALUE、REFCLK_FREQUENCY、DATA_WIDTH の値を更新し、UPDATE_MODE_EXT 属性を追加。図 2-29 を更新。表 2-20 で、BITSLICE_CONTROL ポートの説明を更新。表 2-21 の DELAY_VALUE、REFCLK_FREQUENCY の値を更新し、ENABLE_PRE_ EMPHASIS 属性を追加。

2013 年 12 月 10 日

1.0

初版