高速トランシーバー ロジック (HSTL) 規格は、JEDEC が規定する汎用高速バス規格 (JESD8-6) [参照 7] です。高速メモリ インターフェイスのクロッキングをサポートするために、この規格では差動バージョンも提供されています。UltraScale アーキテクチャの I/O は、差動バージョンを含む、1.5V HSTL クラス I および 1.8V HSTL クラス I (HP および HR I/O バンク両方) に加えて 1.2V HSTL クラス I (HP I/O バンク) の I/O 規格をサポートします。さらに、差動バージョンを含む、1.5V HSTL クラス II および 1.8V HSTL クラス II (HR I/O バンク) にも対応しています。差動バージョンには、差動増幅入力バッファーおよびプッシュプル出力バッファーが必要です。HP I/O バンクは DCI バージョンにも対応しています。