RX_BITSLICE の属性

表: RX_BITSLICE の属性に RX_BITSLICE の属性を示します。

表 2-25: RX_BITSLICE の属性
属性	値	デフォルト	タイプ	説明
DATA_TYPE	データ DATA_AND_CLOCK SERIAL	データ	文字列	SERIAL = 受信データを無関係なクロック (SGMII など) でキャプチャしなければならない場合。 DATA_AND_CLOCK = 受信信号がクロック/ストローブまたはデータのいずれかの場合。受信クロック/ストローブをデータのようにサンプリングする必要がある場合。 DATA = 受信信号に完全にデータ情報しか含まれない場合。 DATA_AND_CLOCK は、DBC、QBC または GC ピン (BITSLICE_0) にあるビットスライスに対してのみ使用されます。受信信号にデータ情報しか含まれない場合、DATA はニブル内のすべてのビットスライスに対して使用できます。
DATA_WIDTH	4 または 8	8	10 進数	シリアル/パラレルコンバーターの出力幅を定義する属性です。この値は、入力データがシリアル/パラレルコンバーターで拡張される (デシリアライズされる) 幅を指定します。次の表に示すように、対応する BITSLICE_CONTROL の DIV_MODE クロック分周の設定と整合する必要があります。
				RX_BITSLICE DATA_WIDTH	BITSLICE_CONTROL DIV_MODE
				4	2
				8	4
DELAY_FORMAT	TIME ⁽¹⁾ または COUNT	TIME	文字列	DELAY_FORMAT は、TIME または COUNT に設定できます。 TIME に設定した場合、BISC の完了後 (DLY_RDY が High になる)、遅延は DELAY_VALUE (ps で指定) と追加アライメント遅延 (Align_Delay) の和となります。 BISC は、現在のタップサイズを決定し、要求された TIME 値 (DELAY_VALUE) を実現するために必要なタップ数を決定するため、REFCLK_FREQUENCY 属性を入力マスタークロックと共に使用します。このキャリブレーションでは、デバイスのプロセスのばらつきが考慮されます。EN_VTC が High の場合、遅延は、電圧および温度の全範囲で要求された TIME を実現するようにキャリブレーションされます。 COUNT に設定した場合、DELAY_VALUE で指定した値が必要なタップ数になります。COUNT を使用する場合、EN_VTC を Low に接続する必要があります。
DELAY_TYPE	FIXED VAR_LOAD VARIABLE	FIXED	文字列	入力遅延ラインの遅延モードです。詳細は、ネイティブ入力遅延タイプの使用を参照してください。
DELAY_VALUE	0 ～ 1250 (TIME、UltraScale の場合) 0 ～ 1100 (TIME、UltraScale+ の場合) 0 ～ 511 (COUNT)	0	10 進数	注記: BISC で正しくアラインされるためには、OUTPUT_PHASE_90 = FALSE と設定します。 TIME モード: 目標値 (ps)。 UltraScale デバイスは最大 1.25ns の遅延をサポートします。 UltraScale+ デバイスは最大 1.1ns の遅延をサポートします。 COUNT モード: タップで示した目標値。
DELAY_FORMAT_EXT	TIME ⁽¹⁾ または COUNT	TIME	文字列	DELAY_FORMAT_EXT には、TIME または COUNT を設定できます。DELAY_FORMAT と一致する必要があります。 CASCADE が TRUE に設定されている場合、属性値は DELAY_FORMAT と一致する必要があります。 COUNT に設定した場合、DELAY_VALUE で指定した値が必要なタップ数になります。COUNT を使用する場合、EN_VTC_EXT を Low に接続する必要があります。
DELAY_TYPE_EXT	FIXED VAR_LOAD VARIABLE	FIXED	文字列	拡張された遅延ラインの遅延モードです。詳細は、「拡張遅延制御信号」を参照してください。
DELAY_VALUE_EXT	0 ～ 1250 (TIME、UltraScale の場合) 0 ～ 1100 (TIME、UltraScale+ の場合) 0 ～ 511 (COUNT)	0	10 進数	拡張された遅延の遅延値です。 TIME モード: 目標値 (ps)。 COUNT モード: タップで示した目標値。詳細は、拡張遅延制御信号を参照してください。
REFCLK_FREQUENCY	200.00 ～ 2400.00 (UltraScale) 300.00 ～ 2666.67 (UltraScale+)	300.0	float 型の有効数字 1 桁	基準クロック周波数は MHz で指定します。これは、BITSLICE_CONTROL が使用するマスタークロック (PLL_CLK または REFCLK) の周波数です。このマスタークロックは、TIME モード遅延をキャリブレーションするために BISC で使用されます。マスタークロックは、データのキャプチャや生成に必要な内部クロックの生成にも使用されます。タップサイズは、REFCLK_FREQUENCY で決定しません。タップサイズは、UltraScale デバイスのデータシート [参照 2] で TIDELAY_RESOLUTION として定義されています。 REFCLK_FREQUENCY 属性は、BISC アルゴリズムがタップサイズを計算するために使用しますが、タップサイズには影響を与えません。 DELAY_FORMAT 属性を TIME に設定した場合、遅延は、DELAY_VALUE 属性で指定した値になります。遅延は ps 単位で指定され、REFCLK_FREQUENCY 属性を使用してキャリブレーションされます。現在のタップサイズを決定し、要求された TIME を実現するために必要なタップ数を決定するため、REFCLK_FREQUENCY 属性が入力基準クロックと共に使用されます。基準クロックを使用するこのキャリブレーションでは、デバイスのプロセスのばらつきが考慮されます。EN_VTC ピンが High の場合、遅延は、電圧および温度の全範囲で TIME を実現するようにキャリブレーションされます。
UPDATE_MODE	ASYNC、SYNC、または MANUAL	ASYNC	文字列	ASYNC: これはデフォルト設定であり、推奨される使用モードです。遅延値の変更は受信データとは無関係になります。このモードはほかの 2 つのモードの機能もカバーするため、推奨される動作モードです。 SYNC: DATAIN のエッジに同期して遅延が変更されるように DATAIN が遷移する必要があります。このモードは、常に利用可能で周期的にスイッチするクロックまたはデータ信号に適しています。 MANUAL: 新しい値が有効になるには、LOAD を 2 回アサートする必要があります。新しい値を有効にするには、最初の LOAD のアサートによって、CNTVALUEIN で指定された値を読み込み、CE をアサートした状態で再び LOAD をアサートする必要があります。この属性は、遅延を更新できるため、データがアイドル状態になった場合に役立ちます。
UPDATE_MODE_EXT	ASYNC、SYNC、または MANUAL	ASYNC	文字列	ASYNC: これはデフォルト設定であり、推奨される使用モードです。遅延値の変更は受信データとは無関係になります。このモードはほかの 2 つのモードの機能もカバーするため、推奨される動作モードです。 SYNC: DATAIN のエッジに同期して遅延が変更されるように DATAIN が遷移する必要があります。このモードは、常に利用可能で周期的にスイッチするクロックまたはデータ信号に適しています。 MANUAL: 新しい値が有効になるには、LOAD を 2 回アサートする必要があります。新しい値を有効にするには、最初の LOAD のアサートによって、CNTVALUEIN で指定された値を読み込み、CE をアサートした状態で再び LOAD をアサートする必要があります。この属性は、遅延を更新できるため、データがアイドル状態になった場合に役立ちます。詳細は、拡張遅延制御信号を参照してください。値は、UPDATE_MODE 値と一致する必要があります。
FIFO_SYNC_MODE	TRUE (予約) または FALSE	FALSE	BOOLSTRING	FALSE: この属性は、FIFO_WRCLK_OUT と FIFO_RD_CLK 間の関係を定義します。この属性は常に FALSE に設定します。注記: FIFO_SYNC_MODE = TRUE。将来使用するために予約。これらのクロックの詳細は、「 BITSLICE_CONTROL 」セクションのネイティブモードでのクロッキングを参照してください。
CASCADE	TRUE または FALSE	FALSE	文字列	TRUE: 隣接する RX ビットスライスと TX ビットスライスの入力遅延ラインおよび出力遅延ラインのカスケード接続を有効にします。両方の遅延ラインがカスケード接続されると、2.5ns の遅延が得られます。拡張された遅延は、_EXT ピンで制御されます。マスター入力遅延の属性に加えて、カスケード接続された出力遅延ライン向け属性の使用を検討してください。 FALSE: カスケード接続を無効にして、拡張属性 (_EXT) を無視できます (入力を Low にして出力をオープンのままにしておく)。 RX_BITSLICE での遅延カスケード接続の詳細は、拡張遅延制御信号を参照してください。注記: CASCADE = TRUE の設定は性能の低下につながるため、性能が重要な場合は使用しないでください。
IS_CLK_INVERTED	1'b0 または 1'b1	1'b0	バイナリ	IS_RST_INVERTED 属性と同様ですが、RX_CLK パス上にあります。IS_CLK_INVERTED = 1 の場合、インバーターが使用されます。 1 に設定した場合、CLK 信号の極性を反転します。 0 に設定した場合、インバーターは使用されません。
IS_RST_DLY _INVERTED	1'b0 または 1'b1	1'b0	バイナリ	IS_RST_INVERTED 属性と同様ですが、RST_DLY パス上にあります。IS_RST_DLY_INVERTED = 1 の場合、インバーターが使用されます。 1 に設定した場合、RST_DLY 信号の極性を反転します。 0 に設定した場合、インバーターは使用されません。
IS_RST_INVERTED	1'b0 または 1'b1	1'b0	バイナリ	リセットパス上の選択可能なローカルインバーターを使用して、リセット入力の極性を変更できます。IS_RST_INVERTED = 1 の場合、インバーターが使用されます。 1 に設定した場合、RST 信号の極性を反転します。 0 に設定した場合、インバーターは使用されません。
SIM_DEVICE	設定可能な値: ULTRASCALE、ULTRASCALE_PLUS、 ULTRASCALE_PLUS_ES1、 ULTRASCALE_PLUS_ES2	ULTRA SCALE	文字列	デバイスバージョンを設定します (ULTRASCALE、ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
注記: 1. TIME モードの場合、キャリブレーション中はニブル内のビットスライスを利用できません。詳細は、「バンクの概要」を参照してください。