RX_BITSLICE のポート

表: RX_BITSLICE のポートに RX_BITSLICE のポートを示します。

表 2-24: RX_BITSLICE のポート
ポート	機能 ⁽¹⁾	I/O	同期クロックドメイン	説明
DATAIN	I/O RX	入力	非同期	これは、IOB からの入力信号です。単一出力を持つ差動入力バッファー (たとえば、IBUFDS) を使用する場合、差動ペアの P 側に隣接する RX_BITSLICE が使用されます。相補出力を備える差動入力バッファー (たとえば、IBUFDS_DIFF_OUT) を使用する場合、P 入力および N 入力両方に隣接する RX_BITSLICE が使用されます。 IOB からは、データ信号、クロック信号、またはストローブを入力することができ、それらの信号のタイプは、RX_BITSLICE の DATA_TYPE 属性で選択します。クロックとして、またはクロックとデータの両方として設定した場合、データをキャプチャする目的でほかの RX_BITSLICE へ供給するクロックを生成するために、DATAIN は BITSLICE_CONTROL を介してほかの RX_BITSLICE のクロックに転送される入力ストローブ/クロックになります。このストローブ/クロックのビットスライスは、QBC または DBC IOB サイト (ニブル内のビットスライス位置 0 に必ず配置される) に配置する必要があります。詳細は、「 BITSLICE_CONTROL 」セクションのネイティブモードでのクロッキングを参照してください。 IOB からの入力信号がデータのみである場合、ニブル内の任意のビットスライス位置に配置できます。
Q[7:0]	RX FPGA	出力	FIFO_RD_CLK	RX FIFO からインターコネクトロジックに渡すデシリアライズされた (パラレル) 出力データです。 DATA_WIDTH = 4 の場合、Q[3:0] はキャプチャされたデータを出力します。Q[7:4] は未接続のままにでき、Q5 では DATAIN に到達するシリアルデータストリームを表します。注記: BITSLICE 0 および 6 (上位ニブルの BITSLICE 0) では、DATAIN から Q5 までのルートスルーは DLY_RDY がアサートされた後にのみ使用可能です。 DATA_WIDTH = 8 の場合、Q[7:0] はキャプチャされたシリアルデータの 8 ビットを表します。
RST	RX FPGA	入力	非同期	RX_BITSLICE 0 ロジック、非同期アサート、同期アサートをリセットします。アクティブ High です。Q は 0 にリセットされ、RST はアサートされます。詳細は、ネイティブモードのブリングアップおよびリセットを参照してください。
CLK	RX FPGA	入力	非同期	LOAD、CE、および INC の制御に使用される遅延ラインクロックです。遅延ラインエレメントのすべての制御入力 (LOAD、CE、INC) は、クロック入力 (CLK) に同期します。遅延を VARIABLE または VAR_LOAD に設定した場合、クロックは必ずこのポートに接続してください。CLK はローカル反転可能で、グローバルクロックバッファーから供給する必要があります。
CE	RX FPGA	入力	CLK	遅延ラインレジスタクロック用のクロックイネーブル信号です。注記: 遅延が適用されるには最大 3 クロックサイクル (CLK) かかります。この間、出力データにグリッチが発生しないよう、入力データは変化しないようにする必要があります。
RST_DLY	RX FPGA	入力	非同期 (CLK に同期してディアサートされる)	レシーバーロジック内の遅延ライン用のリセットポートです。内部遅延ラインを DELAY_VALUE で指定した値にリセットします。
INC	RX FPGA	入力	CLK	インクリメント/デクリメント機能は、イネーブル信号 (CE) で制御されます。このインターフェイスは、遅延ラインが VARIABLE モードまたは VAR_LOAD モードの場合にのみ使用できます。CE が High を維持している間、遅延ラインは 1 クロック (CLK) サイクルごとに 1 タップずつインクリメントまたはデクリメントされます。 INC のステートにより、遅延ラインのインクリメントまたはデクリメントが決定されます。たとえば、INC = 1 のときインクリメント、INC = 0 のときデクリメントします。いずれの場合もクロック (CLK) に同期します。CE が Low の場合、INC のステートに関係なく遅延ライン全体の遅延は変化しません。 CE が Low になると、クロックの次の立ち上がりエッジでインクリメント/デクリメントが終了します。遅延ラインプリミティブのプログラム可能な遅延タップはラップアラウンドします。つまり、遅延タップの最後 (CNTVALUEOUT = 511) に到達すると、次のインクリメント機能はタップ 0 に戻ります。デクリメント機能についても同様で、タップ 0 に到達するとタップ 511 に戻ります。
LOAD	RX FPGA	入力	CLK	VAR_LOAD モードおよび UPDATE_MODE = ASYNC の場合、遅延ラインロードポートの LOAD は、CNTVALUEIN で設定した値を遅延ラインに読み込みます。CNTVALUEIN[8:0] に現れる値が新しいタップ値となります。LOAD は入力クロック信号 (CLK) に同期したアクティブ High の信号です。新しい値を CNTVALUEIN バスに適用してから LOAD 信号を適用するまで少なくとも 1 クロックサイクル待機してください。LOAD 動作の間、CE を Low に保つ必要があります。注記: 遅延が適用されるには最大 3 クロックサイクル (CLK) かかります。この間、出力データにグリッチが発生しないよう、入力データは変化しないようにする必要があります。
EN_VTC	RX FPGA	入力	非同期	電圧、温度、プロセスによる変動のキャリブレーション/補正を有効にします。 High: BITSLICE_CONTROL が VT に対して遅延を一定に保つことができるようにする。VT の補正を有効にする間 BITSLICE_CONTROL の EN_VTC は High の必要があります。 Low: VT 補正機能が無効になる。 TIME モードを使用する場合、初期 BISC の間、EN_VTC 信号を High にする必要があります。 COUNT モードを使用する場合、EN_VTC 信号を Low にする必要があります。ビットスライスがニブル内で TIME および COUNT の両モードで用られる場合、TIME モードで使用するビットスライスに対して EN_VTC を High にし、COUNT モードで使用するビットスライスに対しては Low にする必要があります。
CNTVALUEIN[8:0]	RX FPGA	入力	CLK	CNTVALUEIN バスは、読み込み可能なタップ値を動的に変更する場合に使用します。CNTVALUEIN の 9 ビット値は必要なタップ数です。新しい CNTVALUEIN 値は、EN_VTC が Low の場合にのみ適用する必要があります。新しい値は、LOAD 信号が適用される 1 クロックサイクル前に適用するのが最適です。遅延ラインは、一度に 1 タップ～ 8 タップに変更できます。 RX_BITSLICE をクロック/ストローブとして使用する場合、CNTVALUEIN はサポートされません。「 BITSLICE_CONTROL 」セクションのネイティブモードでのクロッキングで、BISC でストローブ/クロックを調整する方法を説明します。LOAD が High にパルスされるまで CNTVALUEIN を 1 クロックサイクル間供給します。
CNTVALUEOUT[8:0]	RX FPGA	出力	CLK	CNTVALUEOUT ピンは、現在のタップ値をレポートするために使用され、現在の遅延に含まれるタップ総数を読み出します。EN_VTC が High になると、CNTVALUEOUT は BITSLICE_CONTROL によって更新されます。
FIFO_RD_CLK	RX FPGA	入力	非同期	デシリアライズされた受信データは、FIFO_RD_CLK 信号を使用して FIFO から読み出されます。FIFO_RD_CLK 信号は、入力データのサンプリング周波数の分周クロックである必要があります。詳細は、 RXTX_BITSLICE の「 FIFO の機能」を参照してください。
FIFO_RD_EN	RX FPGA	入力	FIFO_RD_CLK	High の場合、FIFO からの読み出し動作を有効にします。Low の場合、FIFO の読み出しポインターは同じ位置で保持されます。これにより、書き込みが継続して各クロックで発生すると想定して、Q 出力は新しいデータを 8 クロックサイクルごとに示します。
FIFO_RD_EN	RX FPGA	入力	FIFO_RD_CLK
FIFO_EMPTY	RX FPGA	出力	FIFO_RD_CLK	このビットの FIFO に対する Empty フラグです。これは、FIFO の書き込みおよび読み出しポインターが同じ場合 High にアサートされます。反転および格納する場合、FIFO_EMPTY を FIFO_RD_EN に接続して FIFO から連続データストリームを取得します。
FIFO_WRCLK_OUT	RX FPGA	出力	PLL_CLK (SERIAL_MODE の場合) または DQS_IN (ソース同期インターフェイスの場合) (BITSLICE_CONTROL)	この信号は、ニブルの BITSLICE 0 にあるビットスライスに対してのみ有効です。ほかの位置にあるビットスライスのこれらのピンには FPGA 内に配線がありません。 FIFO_WRCLK_OUT は、ビットスライス内部の FIFO_WR_CLK のコピーです。これは、データサンプルクロック/ストローブを分周したものです。このクロックによって、ビットスライス内のデシリアライズされたパラレルデータが FIFO に書き込まれます。このポートの使用は、経験豊富な設計者にのみ推奨されます。その他のタイミング制約は、 FIFO の機能で説明します。
CLK_EXT	TX FPGA	入力	非同期	CASCADE = TRUE の場合、CLK_EXT および CLK を同じクロックソースに接続する必要があります。LOAD_EXT、CE_EXT、および INC_EXT のサンプリングに使用する遅延ラインクロックです。出力遅延ラインエレメントへのすべての制御入力は、クロック入力 (CLK_EXT) に同期します。遅延を VARIABLE または VAR_LOAD に設定した場合、クロックは必ずこのポートに接続してください。CLK_EXT はローカル反転可能で、グローバルクロックバッファーから供給する必要があります。
CE_EXT	TX FPGA	入力	CLK_EXT	カスケード接続された出力遅延ラインレジスタクロックのクロックイネーブル信号です。
RST_DLY_EXT	TX FPGA	入力	非同期 (CLK に同期してディアサートされる)	カスケード接続された出力遅延ラインのリセットポートです。内部遅延ラインを DELAY_VALUE 属性で指定した値にリセットします。
INC_EXT	TX FPGA	入力	CLK_EXT	インクリメント/デクリメント機能は、イネーブル信号 (CE_EXT) で制御されます。このインターフェイスは、遅延ラインが VARIABLE モードまたは VAR_LOAD モードの場合にのみ使用できます。CE_EXT が High を維持している間、遅延ラインは 1 クロック (CLK_EXT) サイクルごとに 1 タップずつインクリメントまたはデクリメントされます。INC_EXT のステートにより、遅延ラインのインクリメントまたはデクリメントが決定されます。たとえば、INC_EXT = 1 のときインクリメント、INC_EXT = 0 のときデクリメントします。いずれの場合もクロック (CLK_EXT) に同期します。CE_EXT が Low の場合、INC_EXT のステートに関係なく遅延ライン全体の遅延は変化しません。CE_EXT が High になると、クロックの次の立ち上がりエッジからインクリメント/デクリメントが開始します。CE_EXT が Low になると、クロックの次の立ち上がりエッジでインクリメント/デクリメントが終了します。遅延ラインプリミティブのプログラム可能な遅延タップはラップアラウンドします。つまり、遅延タップの最後 (CNTVALUEOUT_EXT = 511) に到達すると、次のインクリメント機能はタップ 0 に戻ります。デクリメント機能についても同様で、タップ 0 に到達するとタップ 511 に戻ります。
LOAD_EXT	TX FPGA	入力	CLK_EXT	VAR_LOAD モードの場合、この入力は、CNTVALUEIN_EXT で設定された値を遅延ラインに読み込みます。CNTVALUEIN_EXT [8:0] に現れる値が新しいタップ値となります。LOAD_EXT は入力クロック信号 (CLK_EXT) に同期したアクティブ High の信号です。新しい値を CNTVALUEIN_EXT バスに適用してから LOAD_EXT 信号を適用するまで少なくとも CLK_EXT の 1 クロックサイクル間待機してください。LOAD_EXT 動作の間、CE_EXT を Low に保つ必要があります。
EN_VTC_EXT	TX FPGA	入力	非同期	電圧、温度、プロセスによる変動の補正を有効にします。 High: BITSLICE_CONTROL が VT に対して遅延を一定に保つことができるようにする。VT の補正を有効にする間 BITSLICE_CONTROL の EN_VTC は High の必要があります。 Low: VT 補正機能が無効になる。 TIME モードを使用する場合、初期 BISC の間、EN_VTC_EXT 信号を High にする必要があります。 COUNT モードを使用する場合、EN_VTC_EXT 信号を Low にする必要があります。ビットスライスがニブル内で COUNT および TIME の両モードで用られる場合、TIME モードで使用するビットスライスに対して EN_VTC_EXT を High にし、COUNT モードで使用するビットスライスに対しては Low にする必要があります。
CNTVALUEIN_EXT[8:0]	TX FPGA	入力	CLK_EXT	CNTVALUEIN_EXT バスは、読み込み可能なタップ値を動的に変更する場合に使用します。CNTVALUEIN_EXT バスの 9 ビット値は、LOAD_EXT 後に出力遅延ラインが設定される新しいタップ値です。LOAD_EXT 前にこのバスに値を 1 クロックサイクル以上供給します。遅延ラインは、一度に 1 タップ～ 8 タップに変更できます。
CNTVALUEOUT_EXT[8:0]	TX FPGA	出力	CLK_EXT	CNTVALUEOUT_EXT ピンは、現在の出力遅延タップ値をレポートするために使用され、現在の遅延に含まれるタップ総数を読み出します。EN_VTC_EXT が High になると、CNTVALUEOUT_EXT は BITSLICE_CONTROL によって更新されます。
次の RX/TX_BIT_CTRL_OUT ピンおよび RX/TX_BIT_CTRL_IN ピンは、RXTX_BITSLICE (RX_BITSLICE および/または TX_BITSLICE) と BITSLICE_CONTROL との間の 40 ビットバス接続です。これらの 40 ビットバスは、RXTX_BITSLICE (RX_BITSLICE、TX_BITSLICE)、TX_BITSLICE_TRI、および BITSLICE_CONTROL との間 (逆方向も可) でデータ、クロック、RIU、およびステータスの各信号を伝送します。ビットスライスを使用する場合は、これらのバスを適切な BITSLICE_CONTROL の入力バスおよび出力バスに接続する必要があります。例: RXTX_BITSLICE_2 を使用する場合、その RXTX_BITSLICE の RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL RX/TX_BIT_CTRL_IN2 に接続し、RXTX_BITSLICE バスの RX/TX_BIT_CTRL_IN を BITSLICE_CONTROL RX/TX_BIT_CTRL_OUT2 バスに接続する必要があります。これらのバスは、BITSLICE_CONTROL とビットスライス間の専用配線で構成されており、ロジックからアクセスや使用はできません。また、これらのバスへは ILA や VIO を接続できず、バスのコンテンツおよびビット名は開示されていないため、シミュレーションでこれらのバスを表示させても意味はありません。




RX_BIT_CTRL_IN[39:0]		入力	N/A	BITSLICE_CONTROL からの入力バスです。
RX_BIT_CTRL_OUT[39:0]		出力	N/A	BITSLICE_CONTROL への出力バスです。
TX_BIT_CTRL_IN[39:0]		入力	N/A	BITSLICE_CONTROL からの入力バスです。
TX_BIT_CTRL_OUT[39:0]		出力	N/A	BITSLICE_CONTROL への出力バスです。
注記: 1. I/O RX: RXTX_BITSLICE の RX_BITSLICE 側と I/O バッファー間の接続です。 I/O TX: RXTX_BITSLICE の TX_BITSLICE 側と I/O バッファー間の接続です。 RX FPGA: RXTX_BITSLICE の RX_BITSLICE 側とロジック間の双方向の接続です。 TX FPGA: RXTX_BITSLICE の TX_BITSLICE 側とロジック間の双方向の接続です。