RXTX_BITSLICE の属性

表: RXTX_BITSLICE の属性に RXTX_BITSLICE の属性を示します。

表 2-23: RXTX_BITSLICE の属性
属性	値	デフォルト	タイプ	説明
RX_DATA_TYPE	DATA DATA_AND_CLOCK SERIAL	データ	文字列	ビットスライスが受信している信号のタイプ (DATA、DATA_AND_CLOCK、または SERIAL) と、使用されるキャプチャクロックを定義する属性です。 SERIAL = 受信データを無関係なクロック (SGMII など) でキャプチャしなければならない場合。 DATA_AND_CLOCK = 受信信号がクロック/ストローブまたはデータのいずれかの場合。受信クロック/ストローブをデータのようにサンプリングする必要がある場合。 DATA = 受信信号に完全にデータ情報しか含まれない場合。 DATA_AND_CLOCK は、DBC、QBC または GC ピン (bitslice_0) にあるビットスライスに対してのみ使用されます。受信信号にデータ情報しか含まれない場合、DATA はニブル内のすべてのビットスライスに対して使用できます。
RX_DATA_WIDTH	4 または 8	8	10 進数	注記: BITSLICE_CONTROL の DIV_MODE はデータ幅と一致している必要があるため、TX_DATA_WIDTH と RX_DATA_WIDTH は同じである必要があります。シリアル/パラレルコンバーターの出力幅を定義する属性です。この値は、入力データがシリアル/パラレルコンバーターで拡張される (デシリアライズされる) 幅を指定します。次の表に示すように、対応する BITSLICE_CONTROL の DIV_MODE クロック分周の設定と整合する必要があります。
				RXTX_BITSLICE DATA_WIDTH	BITSLICE_ CONTROL DIV_MODE
				4	2
				8	4
RX_DELAY_FORMAT	TIME ⁽¹⁾ または COUNT	TIME	文字列	注記: BISC で RXTX_BITSLICE が正しくアラインされるためには、TX_DELAY_FORMAT = RX_DELAY_FORMAT と設定します。 DELAY_FORMAT は、TIME または COUNT に設定できます。 TIME に設定した場合、BISC の完了後 (DLY_RDY が High になる)、入力遅延は DELAY_VALUE (ps で指定) と追加アライメント遅延 (Align_Delay) の和となります。 BISC は、要求された TIME 値 (RX_DELAY_VALUE) を実現するために必要なタップ数を決定するため、RX_REFCLK_FREQUENCY 属性を入力マスタークロックと共に使用します。このキャリブレーションでは、デバイスのプロセスのばらつきが考慮されます。 COUNT に設定した場合、RX_DELAY_VALUE で指定した値が必要なタップ数になります。
RX_DELAY_TYPE	FIXED VAR_LOAD VARIABLE	FIXED	文字列	入力遅延ラインの遅延モードです。詳細は、ネイティブ入力遅延タイプの使用を参照してください。
RX_DELAY_VALUE	0 ～ 1250 (TIME、UltraScale の場合) 0 ～ 1100 (TIME、UltraScale+ の場合) 0 ～ 511 (COUNT)	0	10 進数	注記: BISC で正しくアラインされるためには、RX_CLK_PHASE_P = RX_CLK_PHASE_N = SHIFT_0 と設定します。 TIME モード: 目標値 (ps)。 UltraScale デバイスは最大 1.25ns の遅延をサポートします。 UltraScale+ デバイスは最大 1.1ns の遅延をサポートします。 COUNT モード: タップで示した目標値。TX_BITSLICE のデータアライメントを確実にするには、COUNT 遅延を 1.5UI に制限します。詳細は、ネイティブ入力遅延タイプの使用を参照してください。
TX_DATA_WIDTH	4 または 8	8	10 進数	BITSLICE_CONTROL の DIV_MODE はデータ幅と一致している必要があるため、TX_DATA_WIDTH と RX_DATA_WIDTH は同じである必要があります。パラレル-シリアルコンバーターの入力幅を定義する属性です。 TX_DATA_WIDTH = 2 x BITSLICE_CONTROL の DIV_MODE
TX_DELAY_FORMAT	TIME ⁽¹⁾ または COUNT	TIME	文字列	注記: BISC で RXTX_BITSLICE が正しくキャリブレーションされるように、TX_DELAY_FORMAT = RX_DELAY_FORMAT に設定します。 TX_DELAY_FORMAT には、TIME または COUNT を設定できます。 TIME に設定した場合、BISC 完了後 (DLY_RDY が High になる) の遅延は TX_DELAY_VALUE (ps で指定) で指定した遅延となります。 BISC は、要求された TIME 値 (TX_DELAY_VALUE) を実現するために必要なタップ数を決定するため、TX_REFCLK_FREQUENCY 属性を入力マスタークロックと共に使用します。このキャリブレーションでは、デバイスのプロセスのばらつきが考慮されます。 COUNT に設定した場合、TX_DELAY_VALUE で指定した値が必要なタップ数になります。
TX_DELAY_TYPE	FIXED VAR_LOAD VARIABLE	FIXED	文字列	出力遅延ラインの遅延モードです。詳細は、ネイティブ出力遅延タイプの使用を参照してください。
TX_DELAY_VALUE	0 ～ 1250 (TIME、UltraScale の場合) 0 ～ 1100 (TIME、UltraScale+ の場合) 0 ～ 511 (COUNT)	0	10 進数	注記: BISC で RXTX_BITSLICE が正しくキャリブレーションされるように、TX_DELAY_VALUE = RX_DELAY_VALUE、TX_OUTPUT_PHASE_90 = FALSE に設定します。 TIME モード: 目標値 (ps) UltraScale デバイスは最大 1.25ns の遅延をサポートします。 UltraScale+ デバイスは最大 1.1ns の遅延をサポートします。 COUNT モード: 目標値 (タップ)。TX_BITSLICE のデータアライメントを確実にするには、COUNT 遅延を 1.5UI に制限します。
RX_REFCLK_FREQUENCY	200.00 ～ 2400.00 (UltraScale) 300.00 ～ 2666.67 (UltraScale+)	300.0	float 型の有効数字 1 桁	注記: BITSLICE_CONTROL には基準クロックが 1 つしかないため、TX_REFCLK_FREQUENCY = RX_REFCLK_FREQUENCY とする必要があります。基準クロック周波数は MHz で指定します。これは、BITSLICE_CONTROL が使用するマスタークロック (PLL_CLK) の周波数です。このマスタークロックは、TIME モード遅延をキャリブレーションするために BISC で使用されます。タップサイズは、RX_REFCLK_FREQUENCY で決定しません。タップサイズは、UltraScale デバイスのデータシート [参照 2] で TIDELAY_RESOLUTION として定義されています。要求された遅延 RX_DELAY_VALUE と共に RX_REFCLK_FREQUENCY 属性は BISC でタップのキャリブレーションに使用され、RX_DELAY_FORMAT が TIME モードに設定されている場合 RX_DELAY_VALUE の要求された遅延を提供します。
TX_REFCLK_FREQUENCY	200.00 ～ 2400.00 (UltraScale) 300.00 ～ 2666.67 (UltraScale+)	300.0	float 型の有効数字 1 桁	注記: BITSLICE_CONTROL には基準クロックが 1 つしかないため、TX_REFCLK_FREQUENCY = RX_REFCLK_FREQUENCY とする必要があります。基準クロック周波数は MHz で指定します。これは、BITSLICE_CONTROL が使用するマスタークロック (PLL_CLK) の周波数です。このマスタークロックは、TIME モードの任意の遅延値をキャリブレーションするために BISC で使用されます (ネイティブモードのクロッキング/BISC のセクション参照)。タップサイズは、TX_REFCLK_FREQUENCY で決定しません。タップサイズは、UltraScale デバイスのデータシート [参照 2] で TIDELAY_RESOLUTION として定義されています。 TX_DELAY_FORMAT を TIME モードに設定した場合、BISC は TX_REFCLK_FREQUENCY 属性と TX_DELAY_VALUE (要求された遅延) を使用してタップ量をキャリブレーションし、要求された遅延となるようにします。
RX_UPDATE_MODE	ASYNC、SYNC、または MANUAL	ASYNC	文字列	ASYNC: これはデフォルト設定であり、推奨される使用モードです。遅延値の変更は受信データとは無関係になります。このモードはほかの 2 つのモードの機能もカバーするため、推奨される動作モードです。 SYNC: DATAIN のエッジに同期して遅延が変更されるように DATAIN が遷移する必要があります。このモードは、常に利用可能で周期的にスイッチするクロックまたはデータ信号に適しています。 MANUAL: 新しい値が有効になるには、LOAD を 2 回アサートする必要があります。新しい値を有効にするには、最初の LOAD のアサートによって、CNTVALUEIN で指定された値を読み込み、CE をアサートした状態で再び LOAD をアサートする必要があります。この属性は、遅延を更新できるため、データがアイドル状態になった場合に役立ちます。
TX_UPDATE_MODE	ASYNC、SYNC、または MANUAL	ASYNC	文字列	ASYNC: これはデフォルト設定であり、推奨される使用モードです。遅延値の変更は受信データとは無関係になります。このモードはほかの 2 つのモードの機能もカバーするため、推奨される動作モードです。 SYNC: DATAIN のエッジに同期して遅延が変更されるように DATAIN が遷移する必要があります。このモードは、常に利用可能で周期的にスイッチするクロックまたはデータ信号に適しています。 MANUAL: 新しい値が有効になるには、LOAD を 2 回アサートする必要があります。新しい値を有効にするには、最初の LOAD のアサートによって、CNTVALUEIN で指定された値を読み込み、CE をアサートした状態で再び LOAD をアサートする必要があります。この属性は、遅延を更新できるため、データがアイドル状態になった場合に役立ちます。
FIFO_SYNC_MODE	TRUE または FALSE	FALSE	BOOL STRING	FIFO_WRCLK_OUT と FIFO_RD_CLK 間の関係を定義する属性です。この属性は常に FALSE に設定します。 FIFO_SYNC_MODE = TRUE。将来使用するために予約。これらのクロックの詳細は、「 BITSLICE_CONTROL 」セクションのネイティブモードでのクロッキングを参照してください。
INIT	1'b0 または 1'b1	1'b1	バイナリ	RXTX_BITSLICE/TX_BITSLICE のシリアライズされたデータ出力の初期値を指定します。
LOOPBACK	TRUE または FALSE	FALSE	BOOL STRING	FALSE: RXTX_BITSLICE には、IOB 内にある双方向バッファーの入力または出力に対する別個の入力 (DATAIN) および/または出力 (O) があります。 TRUE: 出力 O は DATAIN にループバックされます。このループバックは、出力遅延の出力を入力遅延の入力に接続して RXTX_BITSLICE 内で実現します。したがって、遅延ラインはループバックサイクルの一部です。
TBYTE_CTL	TBYTE_IN または T	TBYTE_IN	10 進数	TBYTE_IN: BITSLICE_CONTROL の TBYTE_IN[3:0] 入力を使用してトライステート情報を T_OUT 出力に渡します。これには、RXTX_BITSLICE/TX_BITSLICE を TX_BITSLICE_TRI と一緒に使用する必要があります。 T: T 入力を使用して、ロジックから T_OUT 出力にトライステート情報を渡します。T は、ロジック内で生成されるトライステート情報を必要とします。
TX_OUTPUT_PHASE_90	TRUE または FALSE	FALSE	文字列	FALSE: RXTX_BITSLICE/TX_BITSLICE の出力は位相シフトされません。 TRUE: RXTX_BITSLICE/TX_BITSLICE の出力は 90° 位相シフトされます。 TX_OUTPUT_PHASE_90 = TRUE の場合、RX_DELAY_VALUE/TX_ DELAY_VALUE を 0 に設定する必要があります。異なるトランスミッターを使用すると、位相シフトは簡単に観察できます。これは、生成クロックを生成データに対して 90° 位相をずらす目的で一般に使用される属性です。
ENABLE_PRE_EMPHASIS	TRUE または FALSE	FALSE	文字列	双方向 IOB の属性と共に使用して、プリエンファシスを有効または無効にします。プリエンファシスについては、トランスミッタープリエンファシスに記載されています。
IS_RX_CLK_INVERTED	1'b0 または 1'b1	1'b0	バイナリ	1 に設定した場合、RX_CLK 信号の極性を反転します。 IS_RX_RST_INVERTED 属性と同様ですが、RX_CLK パス上にあります。 IS_RX_CLK_INVERTED = 1 の場合、インバーターが使用されます。 IS_RX_CLK_INVERTED = 0 の場合、インバーターは使用されません。
IS_RX_RST_DLY _INVERTED	1'b0 または 1'b1	1'b0	バイナリ	1 に設定した場合、RX_RST_DLY 信号の極性を反転します。 IS_RX_RST_INVERTED 属性と同様ですが、RX_RST_DLY パス上にあります。 IS_RX_RST_DLY_INVERTED = 1 の場合、インバーターが使用されます。 IS_RX_RST_DLY_INVERTED = 0 の場合、インバーターは使用されません。
IS_RX_RST_INVERTED	1'b0 または 1'b1	1'b0	バイナリ	1 に設定した場合、RX_RST 信号の極性を反転します。リセットパス上の選択可能なローカルインバーターを使用して、リセット入力の極性を変更できます。 IS_RX_RST_INVERTED = 1 の場合、インバーターが使用されます。 IS_RX_RST_INVERTED = 0 の場合、インバーターは使用されません。
IS_TX_CLK_INVERTED	1'b0 または 1'b1	1'b0	バイナリ	1 に設定した場合、TX_CLK 信号の極性を反転します。この属性は IS_RX_RST_INVERTED 属性と同様ですが、TX_CLK パス上にあります。 IS_TX_CLK_INVERTED = 1 の場合、インバーターが使用されます。 IS_TX_CLK_INVERTED = 0 の場合、インバーターは使用されません。
IS_TX_RST_DLY _INVERTED	1'b0 または 1'b1	1'b0	バイナリ	1 に設定した場合、TX_RST_DLY 信号の極性を反転します。 IS_RX_RST_INVERTED 属性と同様ですが、TX_RST_DLY パス上にあります。 IS_TX_RST_DLY_INVERTED = 1 の場合、インバーターが使用されます。 IS_TX_RST_DLY_INVERTED = 0 の場合、インバーターは使用されません。
IS_TX_RST_INVERTED	1'b0 または 1'b1	1'b0	バイナリ	1 に設定した場合、TX_RST 信号の極性を反転します。リセットパス上の選択可能なローカルインバーターを使用して、リセット入力の極性を変更できます。 IS_TX_RST_INVERTED = 1 の場合、インバーターが使用されます。 IS_TX_RST_INVERTED = 0 の場合、インバーターは使用されません。
NATIVE_ODELAY_ BYPASS	TRUE または FALSE	FALSE	文字列	TRUE の場合、ODELAY をバイパスします。 UltraScale+ FPGA のみ: メモリインターフェイスジェネレーター (MIG) 用に予約されています。TRUE の場合、ODELAY をバイパスします。
SIM_DEVICE	設定可能な値: ULTRASCALE、ULTRASCALE_PLUS、 ULTRASCALE_PLUS_ES1、 ULTRASCALE_PLUS_ES2	ULTRASCALE	文字列	デバイスバージョンを設定します (ULTRASCALE、ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
注記: 1. TIME モードの場合、キャリブレーション中はニブル内のビットスライスを利用できません。詳細は、「バンクの概要」を参照してください。