UltraScale デバイスの ODDRE1 ソリューションは、シングル ( この図 ) トライステート ソースおよびシリアライズされる ( この図 ) トライステート ソースの両方をサポートします。
ヒント: この図 に示すデザイン セットアップに必要なタイミング制約を実現するには、使用する ODDRE1/OSERDESE3 の近くに FPGA ロジックのフリップフロップに LOC 制約が必要な場合があります。
シングル トライステート ソリューションでは、トライステートを駆動するフリップフロップが内部ロジックに配置され、ODDRE1 がビット スライス サイトに配置されます。トライステート フリップフロップも ODDRE1 と同じビット スライス サイトに配置するには、トライステート D1 および D2 入力を共に共通のトライステートに接続するよう、 この図 に示す配置を変更できます。
この図 にシリアライズされる ODDRE1 回路を示します。インプリメンテーション ツールがこの回路を、目的の機能をサポートする単一の OSERDESE3 インスタンスに変換できるようにするため、両 ODDRE1 の SR ピンおよび C ピンが共通のソースに接続している必要があります。前述の回路 (ODDRE1 プリミティブを使用) が推奨されますが、 「 OSERDESE3 」 では、前述の回路を実現する別の方法を示しています。
