SAME_EDGE_PIPELINED モードの場合、データは同じクロック エッジでデバイス ロジックに現れます。SAME_EDGE モードと異なり、データ ペアに 1 クロック サイクル分のずれは生じません。
ただし、SAME_EDGE モードで生じるずれを調整するには、追加のクロック レイテンシが必要です。
この図
に、SAME_EDGE_PIPELINED モードを使用する入力 DDR のタイミング図を示します。出力ペア Q1 と Q2 は、同じタイミングでデバイス ロジックに現れます。
図 2-6:
SAME_EDGE_PIPELINED モードの入力 DDR のタイミング図
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X-Ref Target - Figure 2-6
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この図
に IDDRE1 プリミティブのブロック図を示します。
図 2-7:
IDDRE1 プリミティブのブロック図
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X-Ref Target - Figure 2-7
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