この図 に、ボード上にある 50 W 伝送ラインの LVDS または LVDS_25 レシーバーの差動終端の例を示します。
この図 に、ボード上にある 50 W 伝送ラインの LVDS または LVDS_25 レシーバーの内部差動終端の例を示します。
表: LVDS I/O 規格で使用可能な属性 に、LVDS I/O 規格でサポートされる属性を示します。 表: LVDS I/O 規格で使用可能な属性 に示すプリミティブから派生するプリミティブ (たとえば、*_DIFF_OUT、*_DCIEN、*_IBUFDISABLE、または *_INTERMDISABLE) に対してサポートされます。サポートされるすべての派生プリミティブについては、 「 SelectIO インターフェイス プリミティブ 」 を参照してください。
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属性 |
IBUFDS |
OBUFDS |
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|---|---|---|---|---|---|---|---|---|
|
HP I/O |
HR I/O |
HP I/O |
HR I/O |
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|
許容値 |
デフォルト |
許容値 |
デフォルト |
許容値 |
デフォルト |
許容値 |
デフォルト |
|
|
IOSTANDARD |
LVDS |
LVDS_25 |
LVDS |
LVDS_25 |
||||
|
DQS_BIAS (1) |
FALSE |
N/A |
N/A |
N/A |
||||
|
EQUALIZATION |
EQ_LEVEL0
|
EQ_NONE |
EQ_LEVEL0
|
EQ_NONE |
N/A |
N/A |
||
|
LVDS_PRE_EMPHASIS (6) |
N/A |
N/A |
TRUE
(4)
|
FALSE |
TRUE
(4)
|
FALSE |
||
|
DIFF_TERM |
TRUE
|
FALSE |
TRUE
|
FALSE |
N/A |
N/A |
||
|
DIFF_TERM_ADV |
TERM_100
|
TERM_NONE |
TERM_100
|
TERM_NONE |
N/A |
N/A |
||
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注記: 1. DQS_BIAS 属性は、プリミティブではなく I/O ポートに設定されます。 2. 表: DQS_BIAS および EQUALIZATION の組み合わせ (HP I/O バンク) に、DQS_BIAS および EQUALIZATION の組み合わせを示します。 3. DQS_BIAS = TRUE は、AC カップリング アプリケーションでのみ可能な設定であり、入力ピンの P 側と N 側の両方でバイアス レベルを V CCO /2 にします。 4. LVDS_PRE_EMPHASIS = TRUE は、AC カップリング アプリケーションでのみサポートされています。 5. AC カップリング インターフェイスおよび DC カップリング インターフェイスのイコライゼーションの許容値を 表: HR I/O バンクのイコライゼーション に示します。 6. プリエンファシス機能を有効にするには、この属性を ENABLE_PRE_EMPHASIS と共に使用する必要があります。 |
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カップリング |
DQS_BIAS |
イコライゼーション |
|---|---|---|
|
AC カップリング |
FALSE または TRUE |
EQ_LEVEL0、EQ_LEVEL1、EQ_LEVEL2、EQ_LEVEL3、EQ_LEVEL4 |
|
DC カップリング |
FALSE |
EQ_NONE |
これらの規格の出力に必要な公称電圧 (LVDS 出力は 1.8V、LVDS_25 出力は 2.5V) 以外の電圧レベルで電源供給される I/O バンクは、LVDS や LVDS_25 などの差動入力を備えることが可能ですが、次の条件を満たす必要があります。
• オプションの内部差動終端が使用されない。
° DIFF_TERM_ADV = TERM_NONE
° DIFF_TERM = FALSE (デフォルト)
• 入力ピンの差動信号は、各 UltraScale デバイスのデータシート [参照 2] に記載されている推奨動作条件を示す表の V IN 要件を満たしている。
• 入力ピンの差動信号が、各 UltraScale デバイスのデータシート [参照 2] に記載されている LVDS または LVDS_25 DC 仕様の表にある V IDIFF (最小) 要件を満たしている。
この基準を満たす方法として、入力信号を AC カップリングおよび DC バイアスする外部回路を使用します。 この図 に、差動入力に対して AC カップリングと DC バイアス回路を提供する回路の例を示します。内部 DIFF_TERM_ADV = TERM_NONE に、または DIFF_TERM = FALSE に設定されているため、R DIFF は 100 W の差動レシーバー終端を提供します。ノイズ マージンを最大化するため、すべての R BIAS 抵抗を同じ値にして、原則的に V BIAS の半分の V ICM レベルを生成するようにしてください。AC カップリング信号に対する入力同相電圧が維持されるよう、V BIAS のソースは 1.8V (通常は V CCO または V CCAUX ) にします。推奨される抵抗値の範囲は、1K ～ 100K W です。AC カップリング キャパシタの標準値 C AC は 100nF 程度です。すべてのコンポーネントは、物理的にデバイス入力に近い場所に配置してください。イコライゼーションがある場合とない場合のレシーバーで使用されるバイアス電圧の範囲については、各 UltraScale デバイスのデータシート [参照 2] を参照してください。このセクションで述べた AC カップリングは、LVDS 信号を対象としていますが、バイアスや終端を提供するための手段はほかにもたくさんあります。たとえば、DIFF_SSTL や DCI 分割終端機能などの IOSTANDARDS を使用して、内部終端とバイアスの両方を 1 つの AC カップリング信号に与えることができますが、この場合は終端ネットワークの消費電流が大きくなります。
UltraScale デバイスの HP I/O バンクには、AC カップリングされた LVDS アプリケーションで内部バイアス電圧 (DQS_BIAS) を使用するためのオプションがあります。このようなコンフィギュレーションで正常に動作させるには、EQUALIZATION を EQ_LEVEL0 (1、2、3、または 4) に設定する必要があります。ただし、EQ_LEVEL0 の場合はイコライゼーションは実行されません。Vivado Design Suite を使用して設計する場合、DQS_BIAS を使用して AC カップリングされた LVDS 規格に DC バイアスを使用しても、DQS_BIAS 機能のシミュレーション ビヘイビアーはモデル化されません。LVDS の入力がトライステートであり、DQS_BIAS が TRUE に設定されている場合は、ハードウェア上では汎用インターコネクトへの入力は X となります。シミュレーションでは、汎用インターコネクトへの入力が 0 であるとして、この条件をモデル化します。
HR I/O バンクには、AC カップリング LVDS アプリケーションで属性 EQUALIZATION を EQ_LEVEL0_DC_BIAS (EQUALIZATION が不要な場合) または EQ_LEVEL1/2/3/4_DC_BIAS に設定することによって内部バイアス電圧を使用するオプションがあります。DC カップリング アプリケーションでは、EQUALIZATION を EQ_NONE に設定する必要があります。
