ネイティブ モードでのクロッキング

BITSLICE_CONTROL のピン

PLL_CLK

入力

同じ I/O バンク内の PLL (CLKOUTPHY) から供給される高速クロック。専用リソース上で配線されます。通常、このクロックの周波数は、必要なデータレートと同じになります (たとえば、1Gb/s のデータレートの場合は 1GHz のクロック)。SERIAL モードを使用するデザインでは、このクロックはシリアル DDR データのサンプリング クロックであるため、½ のデータ レートとなります (たとえば、1Gb/s データ レートの場合、DDR クロックは 500MHz)。

REFCLK

入力

MMCM または PLL から供給されるクロックで、BITSLICE_CONTROL コンポーネントを使用している I/O バンクと必ずしも同じ I/O バンク内にあるとは限りません。このクロックは、FPGA の通常のクロック配線を介して BITSLICE_CONTROL に到達し、BUFG と BUFGCE のクロック バッファーを使用します。

• PLL_CLK または REFCLK は、BITSLICE_CONTROL のマスター クロックと呼ばれます。

• このマスター クロックは、REFCLK_SRC 属性で選択されます。

• クロック ソースの PLL_CLK または REFCLK は、相互排他的に使用されます (いずれか一方で、両方ではない)。

CLK_FROM_EXT

入力

この入力は、バイト間クロッキング構造の一部です。

BITSLICE_CONTROL BITSLICE 構造の専用配線で配線されるクロックであり、隣接するバイト内の BITSLICE_CONTROL の CLK_TO_EXT_NORTH 出力または CLK_TO_EXT_SOUTH 出力から供給されます。

使用しない場合は、High に接続します。

CLK_TO_EXT_NORTH

CLK_TO_EXT_SOUTH

出力

これは、インターバイト クロッキング構造の一部です。

専用配線リソースを経由して隣接するバイトの BITSLICE_CONTROL または CLK_FROM_EXT クロック入力に転送されるデータ サンプル クロックのコピーです。

PCLK_NIBBLE_IN

NCLK_NIBBLE_IN

入力

これらの入力は、インターニブル クロッキング構造の一部です。専用配線リソースを経由してバイト内の上位と下位ニブル間の N(P)CLK_NIBBLE_OUT ピンに配線されます。

PCLK_NIBBLE_OUT

NCLK_NIBBLE_OUT

出力

これらの出力は、インターニブル クロッキング構造の一部です。専用配線リソースを経由してバイト内の上位と下位ニブル間の N(P)CLK_NIBBLE_IN ピンに配線されます。

BITSLICE_CONTROL の属性

REFCLK_SRC

使用されるマスター クロック入力を指定します。

DIV_MODE

BITSLICE_CONTROL のマスター クロックの分周係数を指定します。

4 ビット モードを使用する場合は、DIV2 に設定します。

8 ビット モードを使用する場合は、DIV4 に設定します。

SELF_CALIBRATE

クロックをキャプチャしたデータに合わせて調整し、電圧と温度に関してトラッキングするかどうかを指定します。

IDLY_VT_TRACK

ODLY_VT_TRACK

QDLY_VT_TRACK

遅延ラインのタイプごとに VT トラッキングをオンまたはオフにします。

デフォルトで、これらの属性はオンになっています。

RX_CLK_PHASE_N

RX_CLK_PHASE_P

内部キャプチャ クロックを 90° シフトします (またはシフトしない)。

データおよびクロックが位相を揃えて到達する場合、この属性を SHIFT_90 に設定できます。

データおよびクロックが 90° 位相をずらして到達する場合、SHIFT_0 を使用します。

EN_CLK_TO_EXT_NORTH

EN_CLK_TO_EXT_SOUTH

北側または南側 BITSLICE_CONTROL コンポーネントへのインターバイト クロッキングを有効にします。

EN_OTHER_NCLK

EN_OTHER_PCLK

インターニブル クロッキングの方向を設定します。 ネイティブ モードでのクロッキング セクションでは、インターニブル クロッキングでどのようにクロックまたはストローブがバイト内で共有されるかについて詳しく説明しています。

RXTX_BITSLICE のピン

FIFO_WRCLK_OUT

出力

これは、内部 FIFO 書き込みクロックのコピーです。

このクロックの周波数は DIV_MODE 属性の係数で割った値の周波数となります。データ サンプル クロックは、供給された REFCLK または PLL_CLK にするか、BITSLICE_0 に供給されたクロックまたはストローブにできます。

FIFO_RD_CLK

入力

これは、MMCM、PLL などから供給されるクロックです。このクロックの周波数は、内部ビット スライス FIFO と同じですが、多くの場合位相は異なります。

RXTX_BITSLICE の属性

OUTPUT_PHASE_90

TRUE に設定した場合、トランスミッター出力の位相は 90° シフトされます。異なるトランスミッターを使用すると、位相シフトは簡単に観察できます。

これは、生成クロックを生成データに対して 90° 位相をずらす目的で一般に使用される属性です。

RX_DATA_WIDTH

TX_DATA_WIDTH

この属性で、シリアル-パラレル コンバーターおよびパラレル-シリアル コンバーターの幅を指定します。これは、BITSLICE_CONTROL の DIV_MODE 属性に対応している必要があります。

DATA_WIDTH を 8 に設定した場合は DIV_MODE を 4 に設定し、逆に DATA_WIDTH を 4 に設定した場合は DIV_MODE を 2 に設定する必要があります。

RX_DATA_TYPE

ビット スライス レシーバーを使用してデータのみをキャプチャする場合は、DATA に設定します。クロックをデータのサンプル クロックとして使用できる (SERIAL_MODE = FALSE) 場合 DATA_AND_CLOCK (BITSLICE_0 の場合のみ) に設定すると、そのクロックもデータとしてサンプリングされます。

ビット スライス受信データを PLL_CLK でキャプチャする場合、SERIAL に設定します。

RX_REFCLK_FREQUENCY

TX_REFCLK_FREQUENCY

この属性は、BITSLICE_CONTROL マスター クロック入力 (PLL_CLK または REFCLK) に適用される周波数に設定する必要があります。

ビット スライス トランスミッターに関連するクロックまたはクロック関連のピンはありません。RXTX_BITSLICE のトランスミッターは、BITSLICE_CONTROL マスター クロック (PLL_CLK または REFCLK) を使用してデータを送信します。

送信データ レートは、BITSLICE_CONTROL マスター クロックの周波数と等価です。たとえば、マスター クロックの周波数が 1000MHz の場合、送信データ レートは 1Gb/s になります。