レジスタ定義およびアドレス

UltraScale アーキテクチャ SelectIO リソースユーザーガイド (UG571)

Document ID: UG571
Release Date: 2023-08-31
Revision: 1.15 日本語

次の表では、RIU レジスタの定義に関するその他の情報を示します。設定の多くは、メモリアプリケーション (MIG) に使用され、完全性を期すために提供されています。メモリ IP による RIU レジスタの使用法の詳細は、『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイド』 (PG150) [参照 13] を参照してください。

表: レジスタビットの説明 (NIBBLE_CTRL0) ～表: レジスタビットの説明 (DFD_CTRL) に、レジスタビットの説明を示します。

表 2-39: レジスタビットの説明 (NIBBLE_CTRL0)
NIBBLE_CTRL0													ADDR: 0x00
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト					0	0	0	0		0	0	0	0	0	1	1
アクセス					R/W	R/W	R	R/W		R/W	R/W	R/W	R/W	R/W	R/W	R/W
15:12	予約
11	DIS_DYN_MODE_RX: RIU を使用して、ゲート遅延ダイナミックモード (MIG) を無効にするか、受信遅延ラインのアップデートを有効にします。詳細は、『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイド』 (PG150) [参照 13] を参照してください。
10	DIS_DYN_MODE_TX: RIU を使用して、出力遅延ダイナミックモード (MIG) を無効にするか、送信遅延ラインのアップデートを有効にします。
9	GT_STATUS: ストローブ/クロックに対するゲート配置をモニタリングします。
8	CLR_GATE: ストローブ/クロックゲートのトレーニングに使用されます。ゲーティングロジックをリセットします。
7	予約
6	RXGATE_EXTEND: DQS_BIAS のプリアンブル拡張を有効にします。
5	RX_GATE: 受信ストローブ/クロックゲーティングを有効にします。
4	TX_GATE: 送信クロックゲーティングを有効にします。
3	SERIAL_MODE: 1 にセットすると、サンプルクロックとしての PLL_CLK が有効になります。このモードは、SGMI などのシリアルビットストリームのデータサンプリングに使用されます。初期 BISC キャリブレーションの間、BISC はこのビットを操作します。このため、属性の設定ではなく RIU レジスタビットを使用して SERIAL_MODE を選択する場合、DLY_RDY が High にアサートされた後、このビットを再度セットする必要があります。セットしなければ、PHY がシリアルモードで動作しなくなります。
2	INVERT_RX_CLK: IOB から RX_BITSLICE へのクロックパスを反転します。これは、読み出し DQS_IN を経由するクロックパス用です。
1	EN_NDQS: 1 にセットすると、ほかのニブルの DQS ゲーティング回路からのソース同期クロック NCLK_NIBBLE_OUT が、NQTR スレーブ遅延を通ります。 0 にセットすると、現在のニブルの DQS ゲーティング回路からのクロックが、NQTR スレーブ遅延を通ります。
0	EN_PDQS: 1 にセットすると、ほかのニブルの DQS ゲーティング回路からのソース同期クロック PCLK_NIBBLE_OUT が、PQTR スレーブ遅延を通ります。 0 にセットすると、現在のニブルの DQS ゲーティング回路からのクロックが、PQTR スレーブ遅延を通ります。

表 2-40: レジスタビットの説明 (NIBBLE_CTRL1)
NIBBLE_CTRL1													ADDR: 0x01
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト					0	0	0	0	0	0	0	0	0	0	1	1
アクセス					R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15:12	予約
11:2	TX_DATA_PHASE: 設定した場合、出力データを 90° シフトします。 [11]: マスターデータのビットスライス [10]: マスタークロックのビットスライス [9]: トライステートビットスライス [8:2]: TX_BITSLICE
1	RX_CLK_PHASE_N: 設定した場合、I/O からビットスライスに入力された入力クロックまたはストローブを 90° シフトします。このビットを 0 のままにすると、クロック/ストローブの位相シフトを 0° に維持します。
0	RX_CLK_PHASE_P: 設定した場合、I/O からビットスライスに入力された入力クロックまたはストローブを 90° シフトします。このビットを 0 のままにすると、クロック/ストローブの位相シフトを 0° に維持します。

表 2-41: レジスタビットの説明 (CALIB_CTRL)
CALIB_CTRL													ADDR: 0x02
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0	0	0	0	0	1	1	1	1	1	1	1	1	1	1
アクセス	R	R/W	R/W	R	R	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15	PAUSE_RDY: VT トラッキングステートマシンの停止を示します。
14	DIS_VTTRACK_QTR: スレーブ PQTR/NQTR 遅延の自動 VT トラッキングを有効または無効にします。
13	BSC_RESET: BISC のソフトウェアリセットです。
12	PHY_RDY: PHY キャリブレーション完了のステータスです。これは、VTC_RDY 信号に相当する RIU のレジスタビットです。
11	FIXDLY_RDY: 固定遅延のキャリブレーション完了のステータスです。これは、RIU の DLY_RDY 信号に相当する RIU のレジスタビットです。
03:10	CALIBRATE_EN: セルフキャリブレーションを実行するために、基準クロック/PLL CLK を、受信チャネルのビットごとのデータパスに挿入します。 CALIBRATE_EN[6:0]: RX_BITSLICE ごと CALIBRATE_EN(7): マスター
2	DIS_VTTRACK_OBIT: すべての出力遅延ラインの自動 VT トラッキングを有効または無効にします。
1	DIS_VTTRACK_IBIT: すべての入力遅延ラインの自動 VT トラッキングを有効または無効にします。
0	CALIBRATE: セルフキャリブレーションをオン/オフします。

表 2-42: レジスタビットの説明 (BS_CTRL)
BS_CTRL													ADDR: 0x05
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
アクセス	R	R/W	R/W	R	R	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15:9	IFIFO_BYPASS: 選択されたビットスライスの FIFO をバイパスし、データをインターコネクトロジックに直接渡します(1 = バイパス、0 = FIFO を使用)。サポートを終了します。
8	MON_RESET: モニター DLL をリセットします (アクティブ High)。
7	BS_RESET_TRI: トライステートビットスライスをリセットします (アクティブ High)。TX_OUTPUT_PHASE_90 を使用している場合は、BS_RESET が実行されているときに TBYTE_IN が必ず 0x0 に設定される必要があります。
6:0	BS_RESET: 選択されたビットスライスをリセットします (アクティブ High)。TX_OUTPUT_PHASE_90 を使用している場合は、BS_RESET が実行されているときに TBYTE_IN が必ず 0x0 に設定される必要があります。

表 2-43: レジスタビットの説明 (IODELAY_INC_BCAST_CTRL)
IODELAY_INC_BCAST_CTRL													ADDR: 0x06
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト							0	0	0	0	0	0	0	0	0	0
アクセス							R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15	予約
9	BCAST_SEL: 入力または出力遅延ラインをブロードキャストします (1 = 入力遅延、0 = 出力遅延)。
8	BCAST_INC: INC または DEC をブロードキャストします (1 = INC、0 = DEC)。
7	BCAST_EN: 遅延ライン [0:6] に対する遅延の微調整の有効化をブロードキャストします (1 = 有効、0 = 無効)。
6:0	BCAST_MASK_IDLY[0:6]: 選択された遅延ラインへの INC/DEC のブロードキャストを無効にします (1 = 無効、0 = 有効)。注記: BISC は、セルフキャリブレーション時に遅延を連続的にインクリメントまたはデクリメントするため、入力遅延ラインへ書き込む場合は注意してください。

表 2-44: レジスタビットの説明 (PQTR)
PQTR													ADDR: 0x07
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト								0	0	0	0	0	0	0	1	1
アクセス								R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15	INC: インクリメント。表: RIU の遅延調整 (PQTR、NQTR、MON) を参照してください。
14	DEC: デクリメント。表: RIU の遅延調整 (PQTR、NQTR、MON) を参照してください。
13	CRSE: 表: RIU の遅延調整 (PQTR、NQTR、MON) を参照してください。8 タップの粗遅延インクリメント/デクリメント。PQTR 遅延調整に使用した場合、キャプチャクロックにグリッチが生じる可能性があります。BS_RESET (ADDR=0x05) を発行して、粗調整後にアライメントを修正します。
12:9	予約
8:0	PQTR: P 側の 0 ～ 511 タップの 4 分の 1 遅延。

表 2-45: レジスタビットの説明 (NQTR)
NQTR													ADDR: 0x08
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0	0					0	0	0	0	0	0	0	1	1
アクセス	W	W	W					R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15	INC: インクリメント。表: RIU の遅延調整 (PQTR、NQTR、MON) を参照してください。
14	DEC: デクリメント。表: RIU の遅延調整 (PQTR、NQTR、MON) を参照してください。
13	CRSE: 表: RIU の遅延調整 (PQTR、NQTR、MON) を参照してください。8 タップの粗遅延インクリメント/デクリメント。PQTR 遅延調整に使用した場合、キャプチャクロックにグリッチが生じる可能性があります。BS_RESET (ADDR=0x05) を発行して、粗調整後にアライメントを修正します。
12:9	予約
8:0	NQTR: N 側の 0 ～ 511 タップの 4 分の 1 遅延。

表 2-46: レジスタビットの説明 (MON)
MON													ADDR: 0x09
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0	0				0	0	0	0	0	0	0	0	0	0
アクセス	W	W	W				R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15	INC: インクリメント。表: RIU の遅延調整 (PQTR、NQTR、MON) を参照してください。
14	DEC: デクリメント。表: RIU の遅延調整 (PQTR、NQTR、MON) を参照してください。
13	CRSE: 表: RIU の遅延調整 (PQTR、NQTR、MON) を参照してください。
12:10	予約
9:0	MON: 0 ～ 1023 タップの遅延をモニタリングします。

表 2-47: RIU の遅延調整 (PQTR、NQTR、MON)
INC	DEC	CRSE	RIU の動作
0	0	X	RIU_WR_DATA[8:0] を遅延に読み込みます。
1	1	X	RIU_WR_DATA[8:0] を遅延に読み込みます。
0	1	0	遅延を 1 タップずつデクリメントします。
0	1	1	遅延を 8 タップずつデクリメントします。
1	0	0	遅延を 1 タップずつインクリメントします。
1	0	1	遅延を 8 タップずつインクリメントします。

表 2-48: レジスタビットの説明 (ODELAYxx)
ODELAYxx													ADDR: 0x0A ～ 0x11 ⁽¹⁾
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0						0	0	0	0	0	0	0	0	0
アクセス	W	W						R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15	INC: インクリメント遅延。表: RIU の遅延調整 (IDELAY、ODELAY) を参照してください。
14	DEC: デクリメント遅延。表: RIU の遅延調整 (IDELAY、ODELAY) を参照してください。
13:9	予約
8:0	出力遅延ライン: 0 ～ 511 のタップ値。書き込みデータビットの遅延の微調整。ビットごとのスキュー調整または DDR ライトレベリングに使用できます。
注記: 1. ADDR: 0x0A は、ニブルの TX_BITSLICE_TRI の出力遅延です。ADDR: 0X0B ～ 0x11 は、ニブルの TX_BITSLICE の出力遅延です。

表 2-49: レジスタビットの説明 (IDELAYxx)
IDELAYxx													ADDR: 0x12 ～ 0x18
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0		0	0	0	0	0	0	0	0	0	0	0	0	0
アクセス	W	W		R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15	INC: インクリメント遅延。表: RIU の遅延調整 (IDELAY、ODELAY) を参照してください。
14	DEC: デクリメント遅延。表: RIU の遅延調整 (IDELAY、ODELAY) を参照してください。
13	予約
12:9	RX_DCC: 入力遅延ラインのデューティサイクルの補正です。
8:0	入力遅延ライン: 0 ～ 511 のタップ値。読み出しデータビットの遅延の微調整。ビットごとのスキュー調整およびサンプルクロックに対する各データビットの配置に使用できます。

表 2-50: RIU の遅延調整 (IDELAY、ODELAY)
INC	DEC	RIU の動作
0	0	RIU_WR_DATA[8:0] を遅延に読み込みます。
0	1	遅延を 1 タップずつデクリメントします。
1	0	遅延を 1 タップずつインクリメントします。
1	1	RIU_WR_DATA[8:0] を遅延に読み込みます。

表 2-51: レジスタビットの説明 (PQTR_ALIGN、NQTR_ALIGN、MON_ALIGN、IODELAY_ALIGN)
*_ALIGN													ADDR: 0x19 ～ 0x22
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト										0	0	0	0	0	0	0
アクセス										R/W	R/W	R/W	R/W	R/W	R/W	R/W
17:7
6:0	_ALIGN: キャリブレーション後の調整値を格納します。初期キャリブレーションの間 (SELF_CALIBRATE を ENABLE に設定した場合)、BISC は、データ遅延とサンプルクロック/ストローブ遅延が一致するようにこのレジスタをプログラムします。

表 2-52: レジスタビットの説明 (PQTR_RATIO、NQTR_RATIO、IODELAY_RATIO)
*_RATIO													ADDR: 0x23 ～ 0x2B
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
アクセス	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15:0	_RATIO: キャリブレーション後の比の値を格納します。BISTSLICE_CONTROL の EN_VTC が High にアサートされると BISC が使用します。BISC は、電圧と温度の補正に使用する基準を計算します。

表 2-53: レジスタビットの説明 (WL_DLY_RNK)
WL_DLY_RNK													ADDR: 0x2C ～ 0x2F
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト			0	0	0	0	0	0	0	0	0	0	0	0	0	0
アクセス			R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15:14	予約
13	WL_TRAIN: 1 にセットすると、ビットスライスをライトレベリングモードにします。データビットをトライステートにすると同時に、ストローブ/クロックビットで出力バッファーを駆動することを可能にします。このビットは、アドレス 0x2C にのみ現れ、0x2D、0x2E、および 0x2F レジスタにはありません。
12:9	WL_DLY_CRSE: クロックに対する書き込みデータ/ストローブ/クロックの遅延の粗調整 (1/2 の PLL_CLK 周期)。
8:0	WL_DLY_FINE: クロックに対する書き込みデータ/ストローブ/クロックの遅延の微調整。

表 2-54: レジスタビットの説明 (RL_DLY_RNK) ⁽¹⁾
RL_DLY_RNK													ADDR: 0x30 ～ 0x33
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト				0	0	0	0	0	0	0	0	0	0	0	0	0
アクセス				R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15:13	予約
12:9	RL_DLY_CRSE: 読み出しストローブ/クロックゲートの遅延の粗調整 ( ¹ / ₂ の PLL_CLK 周期)。
8:0	RL_DLY_FINE: 読み出しストローブ/クロックゲートの遅延の微調整。
注記: 1. メモリインターフェイスジェネレーター (MIG) 用に予約されています。RL_DLY_RNK を使用するメモリデザインでは、PLL クロックソース (BITSLICE_CONTROL に接続される PLL の CLKIN) および RIU_CLK (BITSLICE_CONTROL) は、非同期転送が損なわれないように位相シフトが同一の同じ MMCM から供給する必要があります。

表 2-55: レジスタビットの説明 (RD_IDLE_COUNT)
RD_IDLE_COUNT													ADDR: 0x34
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト											0	0	0	0	0	0
アクセス											R/W	R/W	R/W	R/W	R/W	R/W
15:6	予約
5:0	PHY_RDEN をディアサートしてから IOB 内の ODT 終端をオフにするまでのクロックの数 (PLL_CLK/DATA_WIDTH の周波数) です。

表 2-56: レジスタビットの説明 (RL_DLY_RATIO)
RL_DLY_RATIO													ADDR: 0x35
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
アクセス	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15:0	RL_DLY_RATIO: キャリブレーション後の比の値を格納します。BISC がストローブ/クロックゲーティングおよび VT トラッキングに使用します。

表 2-57: レジスタビットの説明 (RL_DLY_QTR)
RL_DLY_QTR													ADDR: 0x36
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト								0	0	0	0	0	0	0	0	0
アクセス								R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15:9	予約
8:0	RL_DLY_QTR: 0 ～ 511 タップの微細な遅延を設定します。DQS/クロックに対する 90° の遅延を指定します。DQS ゲーティングおよび VT トラッキングに使用されます。

表 2-58: レジスタビットの説明 (DBG_WR_STATUS)
DBG_WR_STATUS													ADDR: 0x37
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
アクセス	R	R	R	R	R	R	R	R	R	R	R	R	R	R	R	R
15:0	DBG_WR_STATUS: 書き込みのデバッグステータス。

表 2-59: レジスタビットの説明 (DBG_RW_INDEX)
DBG_RW_INDEX													ADDR: 0x38
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
アクセス	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W	R/W
15:8	DBG_WR_INDEX: デバッグステータス書き込み用のマルチプレクサー選択アドレス。 0x00: 書き込みなし。 0x01–0x7F: BISC にステータスを書き込み。 0x80–0xFF: その他のモジュールにステータスを書き込み。
7:0	DBG_RD_INDEX: デバッグステータス読み出し用のマルチプレクサー選択アドレス。 0x00–0x7F: BISC からステータスを読み出し。 0x80–0xFF: その他のモジュールからステータスを読み出し。

表 2-60: レジスタビットの説明 (DBG_RD_STATUS)
DBG_RD_STATUS													ADDR: 0x39
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0	0
アクセス	R	R	R	R	R	R	R	R	R	R	R	R	R	R	R	R
15:0	DBG_RD_STATUS: 読み出しのデバッグステータス。

表 2-61: レジスタビットの説明 (DFD_CTRL)
DFD_CTRL													ADDR: 0x3A
ビット	15	14	13	12	11	10	9	8	7	6	5	4	3	2	1	0
デフォルト																0
アクセス																R/W
15:1	予約
0	DBG_CT_START_EN: DFD デバッグカウンター開始。
注記: 1. アドレスのデコード、および 0x3B から 0x3F のアドレスに対応するレジスタはありません。

表 2-62: RIU のレジスタおよび対応する属性
属性	レジスタ	デフォルト	説明	位置	ビット
EN_OTHER_PCLK	NIBBLE_CTRL0	FALSE	1 にセットすると、ほかのニブルのストローブ/クロックゲーティング回路からのソース同期クロックが、PQTR スレーブ遅延を通ります。 0 にセットすると、現在のニブルのストローブ/クロックゲーティング回路からのクロックが、PQTR スレーブ遅延を通ります。	0	EN_PDQS
EN_OTHER_NCLK	NIBBLE_CTRL0	FALSE	1 にセットすると、ほかのニブルのストローブ/クロックゲーティング回路からのソース同期クロックが、NQTR スレーブ遅延を通ります。 0 にセットすると、現在のニブルのストローブ/クロックゲーティング回路からのクロックが、NQTR スレーブ遅延を通ります。	1	EN_NDQS
INV_RXCLK	NIBBLE_CTRL0	FALSE	IOB から RX_BITSLICE へのクロックパスを逆にします。	2	INVERT_RX_CLK
SERIAL_MODE	NIBBLE_CTRL0	FALSE	1 にセットすると、ビットスライスの読み出しパスを SERIAL_MODE にします。このモードは、SGMII などのシリアルデータストリームのサンプリングに使用されます。 SERIAL_MODE = 1 (NIBBLE_CTRL0、ビット 3) に設定してシリアルモードを選択した場合、DLY_RDY = 1 の後に SERIAL_MODE の設定を再度指定する必要があります。DLY_RDY がアサートされると、SERIAL_MODE の設定はプログラムされた設定に戻ります。	3	SERIAL_MODE
TX_GATING	NIBBLE_CTRL0	FALSE	書き込みクロックパスのクロックゲーティングを無効にします。	4	TX_GATE
RX_GATING	NIBBLE_CTRL0	FALSE	読み出しクロックパスのクロックゲーティングを無効にします。	5	RX_GATE
RXGATE_EXTEND	NIBBLE_CTRL0	FALSE	BQS バイアスのイネーブル。	6	RXGATE_EXTEND
RX_CLK_PHASE_P	NIBBLE_CTRL1	SHIFT_0	90° の位相シフトを受信クロックに適用します。	0	RX_CLK_PHASE_P
RX_CLK_PHASE_N	NIBBLE_CTRL1	SHIFT_0	90° の位相シフトを受信クロックに適用します。	1	RX_CLK_PHASE_N
TX_OUTPUT_PHASE_90	NIBBLE_CTRL1	FALSE	TRUE に設定すると、トランスミッターごとの遅延出力を 90° 位相シフトします。	02:11	TX_DATA_PHASE
SELF_CALIBRATE	CALIB_CTRL	ENABLE	セルフキャリブレーション (BISC) をオン/オフします。	0	CALIBRATE
IDLY_VT_TRACK	CALIB_CTRL	TRUE	入力遅延ラインの VT トラッキングを有効にします。	1	DIS_VTTRACK_IBIT
ODLY_VT_TRACK	CALIB_CTRL	TRUE	出力遅延ラインの VT トラッキングを有効にします。	2	DIS_VTTRACK_OBIT