RIU ポート

RIU_CLK

入力

クロック

インターコネクト ロジックからのクロック。

RIU インターフェイス ペリフェラルのクロック。

このクロックは、BITSLICE_CONTROL のほかのすべてのクロックから独立しています。

BISC を有効にした場合、RIU のクロックを接続する必要があります。

RIU_ADDR[5:0]

入力

データ

レジスタ アドレス。

このアドレス入力バスは、レジスタ インターフェイスのレジスタ アドレスを提供します。

このバスのアドレス値により、次の RIU_CLK サイクルで書き込みまたは読み出しを実行するコンフィギュレーション ビットを指定します。使用しない場合はすべてのビットを 0 にする必要があります。

RIU_WR_DATA[15:0]

入力

データ

レジスタへのデータ書き込み。

この入力バスは、データを供給します。このバスの値は、レジスタ インターフェイスのコンフィギュレーション セルに書き込まれます。このデータは、RIU_WR_EN と RIU_NIBBLE_SEL がアクティブなサイクルで現れます。データはシャドウ レジスタに取り込まれ、後で書き込まれます。

RIU ポートに対して次の書き込みが可能になると、RIU_VALID によって通知されます。使用しない場合はすべてのビットを 0 にする必要があります。

RIU_RD_DATA[15:0]

出力

データ

レジスタからのデータ読み出し。

この出力バスは、RIU データを供給します。

このバスの値は、RIU_ADDR によってアドレス指定されたレジスタ ビットを表します。 レジスタ定義およびアドレス を参照してください。

このデータは、RIU_NIBBLE_SEL がアクティブで RIU_WR_EN が 0 となる次のサイクルで現れます。

この出力バスを使用しない場合は、フロートのままにする必要があります。

RIU_VALID

出力

データ

BISC が RIU レジスタにアクセスしているかどうかを示すステータス。

この信号は、インターコネクト ロジックから RIU アクセスが実行されているときに、内部 BISC ステート マシンも RIU レジスタにアクセスしている場合のステータスを示します。

競合の発生時 (つまり、BISC の書き込みアクセス時に RIU 書き込みアクセスが発生したとき)、RIU_VALID 信号がディアサートされます。RIU_VALID がアサートされるまで、インターコネクト ロジックの書き込みアクセスは成功しません。インターコネクト ロジック側では、それ以上の動作は不要ですが、RIU_VALID がアサートされるまで、さらに RIU アクセスを実行できません。競合に加えて、RL_DLY_RNK0、RL_DLY_RNK1、RL_DLY_RNK2、または RL_DLY_RNK3 レジスタに書き込んだ場合にも、RIU_VALID がディアサートされます。これらのレジスタは、RIU 書き込みによってレジスタを更新するのに 3 サイクル以上を必要とする、特殊なレジスタです。そのため、これらのレジスタへの連続したアクセスは不可能です。

RIU_WR_EN

入力

イネーブル

レジスタ ライト イネーブル信号 (アクティブ High)。

RIU インターフェイスのレジスタに書き込むには、この信号と RIU_NIBBLE_SEL を High にアサートする必要があります。

RIU_NIBBLE_SEL

入力

データ

バイト内のニブルの選択。

1 つの I/O バンクは、4 バイトで構成されます。各バイトには、2 つのニブルが含まれています。各ニブルには、ニブルのすべての RX BITSLICE または TX BITSLICE の制御用 BITSLICE_CONTROL コンポーネントが含まれています。この信号は、バイト内のニブルの RIU の選択に使用されます。