BITSLICE_CONTROL のポート

表: BITSLICE_CONTROL のポートに BITSLICE_CONTROL のポートを示します。

表 2-30: BITSLICE_CONTROL のポート
ポート	I/O	同期クロックドメイン	説明
PLL_CLK	入力	非同期	BITSLICE_CONTROL のマスタークロック入力です。REFCLK_SRC 属性 = PLL_CLK に設定します。このクロックは、BISC コントローラーで使用します。SERIAL_MODE = TRUE の場合、データおよびストローブ/クロックのサンプルクロックとしても使用されます。このクロックは、これらのピンを持つ BITSLICE_CONTROL のポートが存在する I/O バンク内の 2 つの PLL のいずれかから供給される必要があります。 PLL は、極めてジッターが低い専用配線を経由して PLL_CLK ピンに接続します。この PLL_CLK クロック入力または REFCLK クロック入力のいずれかを使用し、両方は使用しません。PLL_CLK を使用する場合は、REFCLK を Low に接続します。
REFCLK	入力	非同期	BITSLICE_CONTROL のマスタークロック入力です。REFCLK_SRC 属性 = REFCLK に設定します。REFCLK は RX_BITSLICE でのみサポートされます。このクロックは、BISC コントローラーで使用します。SERIAL_MODE = TRUE の場合、データおよびストローブ/クロックのサンプルクロックとしても使用されます。このクロックは、内部ロジックの MMCM で生成できます。このクロック入力への接続は、クロックバッファーを使用し、FPGA 内の一般的なクロック配線経由で配線されます。この REFCLK クロック入力または PLL_CLK クロック入力のいずれかを使用し、両方は使用しません。REFCLK を使用する場合は、PLL_CLK を Low に接続します。 BITSLICE_CONTROL の PLL_CLK 入力を使用することを推奨します。マスタークロックは PLL によって生成されるため、そのジッターは極めて低いものとなります。
RST	入力	非同期	非同期でアサートされるグローバルリセットです。このリセットは、専用のリセットシーケンスに従うことで、最適に同期してリリースされます。詳細は、ネイティブモードのブリングアップおよびリセットを参照してください。注記: BITSLICE_CONTROL 間で DLY_RDY がカスケード接続されるため、バンク内で使用されるすべての IDELAYCTRL/BITSLICE_CONTROL に対するリセットは同時にリリースする必要があります。そうしないと、いずれかの IDELAYCTRL/BITSLICE_CONTROL に対する DLY_RDY がアサートされないことがあります。
EN_VTC	入力	RIU_CLK	電圧と温度の制御およびトラッキングを有効にします。 EN_VTC のアサートは、V および T の変動を受けても TIME モードの遅延ラインの遅延を維持します。 DLY_RDY が High になり、初期 BISC が完了したら、EN_VTC 信号を High にする必要があります。ビットスライスには EN_VTC ピンもあります。BISC が VT に対して遅延を補正する場合、BITSLICE の EN_VTC を High に保持する必要があります。
DLY_RDY	出力	非同期	BISC が初期固定遅延ラインのキャリブレーションを終了したことを示すステータスビットです。このピンは、RIU レジスタビットでも表されます。
VTC_RDY	出力	非同期	BISC が基準となる VT のキャリブレーションおよびトラッキングを終了したことを示すステータス信号です。その後、BISC は、遅延ラインを電圧と温度に対して継続的に補正します。この信号は、アサートされると、BITSLICE_CONTROL のハードウェアリセットが発生するまで High のままになるか、または EN_VTC が Low にトグルされます。このピンは、RIU レジスタビットでも表されます。コンポーネントモードでは、IDELAYCTRL の RDY 信号がこのピンと等価です。
RIU_CLK	入力	非同期	RIU インターフェイスペリフェラルのクロック。このクロックは、BITSLICE_CONTROL のほかのすべてのクロックから独立しています。このクロックは、MMCM または PLL で生成できます。
RIU_ADDR[5:0]	入力	RIU_CLK	このアドレス入力バスは、レジスタインターフェイスのレジスタアドレスを提供します。このバスのアドレス値により、次の RIU_CLK サイクルで書き込みまたは読み出しを実行するコンフィギュレーションビットとステータスビットを指定します。使用しない場合はすべてのビットを 0 にする必要があります。
RIU_WR_DATA [15:0]	入力	RIU_CLK	この入力バスは、データを供給します。このバスの値は、レジスタインターフェイスの RIU_ADDR で指定したレジスタアドレスに書き込まれます。このデータは、RIU_WR_EN と RIU_NIBBLE_SEL がアクティブなサイクルで現れます。データはシャドウレジスタに取り込まれ、後で書き込まれます。 RIU ポートに対して次の書き込みが可能になると、RIU_VALID によって通知されます。使用しない場合はすべてのビットを 0 にする必要があります。
RIU_RD_DATA [15:0]	出力	RIU_CLK	この出力バスは、RIU データを内部ロジックに供給します。このバスの値は、RIU_ADDR によってアドレス指定されたレジスタビットを表します。このデータは、RIU_WR_EN が Low で RIU_NIBBLE_SEL が High となる次のサイクルで現れ、RIU によってサンプリングされます。RIU_RD_DATA の全情報は、レジスタ定義およびアドレスを参照してください。
RIU_VALID	出力	RIU_CLK	この信号は、インターコネクトロジックから RIU アクセスが実行されているときに、内部 BISC ステートマシンも RIU レジスタにアクセスしている場合のステータスを示します。競合の発生時 (つまり、BISC の書き込みアクセス時にインターコネクトから RIU 書き込みアクセスが発生したとき)、RIU_VALID 信号がディアサートされます。RIU_VALID がアサートされるまで、内部ロジックの書き込みアクセスは成功しません。インターコネクトロジックからそれ以上の動作は不要ですが、RIU_VALID が High にディアサートされるまで、さらに RIU アクセスを実行できません。競合に加えて、RL_DLY_RNK[0, 1, 2, 3] レジスタに書き込んだ場合にも、RIU_VALID がアサートされます。これらのレジスタは、RIU 書き込みによってレジスタを更新するのに 3 サイクル以上を必要とする、特殊なレジスタです。そのため、これらのレジスタへの連続したアクセスは不可能です。
RIU_WR_EN	入力	RIU_CLK	RIU インターフェイスでレジスタに書き込むには、この信号を High にする必要があります。
RIU_NIBBLE_SEL	入力	RIU_CLK	信号は、バイト内のニブルの RIU の選択に使用されます。書き込むまたは読み出すには、High にする必要があります。
PHY_RDCS0[3:0] PHY_RDCS1 [3:0]	入力	PLL_CLK	メモリインターフェイスジェネレーター (MIG) 専用: ランク選択
PHY_WRCS0 [3:0] PHY_WRCS1[3:0]	出力	PLL_CLK	メモリインターフェイスジェネレーター (MIG) 専用: ランク選択
TBYTE_IN[3:0]	入力	PLL_CLK	ニブル/バイトグループトライステート入力です。この入力を使用する場合、TX_BITSLICE_TRI プリミティブをインスタンシエートし、TX_BIT_CTRL_OUT(IN)_TRI[39:0] バスに接続する必要があり、TX_GATING を ENABLE に設定する必要があります。ここで入力されたニブルは、BITSLICE_CONTROL を通過して TX_BITSLICE_TRI プリミティブに渡されます。このプリミティブでビットがシリアライズされ、出力遅延ラインを使用している場合は遅延されます。TX_BITSLICE_TRI のシリアル出力は、使用されるすべての TX_BITSLICE の単一ビット TBYTE_IN 入力に渡されます。この入力の詳細は、 TX_BITSLICE および TX_BITSLICE_TRI セクションを参照してください。
PHY_RDEN[3:0]	入力	PLL_CLK	読み出しイネーブル。これは、RX_GATING 属性を使用しない場合、1111 に接続する必要があります。
DYN_DCI[6:0]	出力	非同期	MIG USE ONLY: IOB DCI 直接制御。
次のポートは、同じバイトの 2 つの BITSLICE_CONTROL コンポーネント間またはバイト間の専用クロック入力および出力です。クロック配線機能は、属性を設定することで有効になります。ニブル間 (インターニブル) またはバイト間 (インターバイト) のクロッキング機能の詳細は、ネイティブモードでのクロッキングを参照してください。
CLK_FROM_EXT	入力	非同期	隣接するバイト BITSLICE_CONTROL の CLK_TO_EXT_NORTH 出力または CLK_TO_EXT_SOUTH 出力から供給されるバイト間クロックです。バイト間クロッキングを使用しない場合、つまり CLK_TO_EXT_ ピンのみを使用する場合は、このピンを High にする必要があります。
CLK_TO_EXT_NORTH	出力	非同期	この出力の上 (北) にある、隣接するバイト BITSLICE_CONTROL ブロックの CLK_FROM_EXT 入力へのバイト間クロックです。このピンの使用は、EN_CLK_TO_EXT_NORTH 属性で有効になります。
CLK_TO_EXT_SOUTH	出力	非同期	この出力の下 (南) にある、隣接するバイト BITSLICE_CONTROL ブロックの CLK_FROM_EXT 入力へのバイト間クロックです。このピンの使用は、EN_CLK_TO_EXT_SOUTH 属性で有効になります。
PCLK_NIBBLE_IN	入力	非同期	バイト内のほかの BITSLICE_CONTROL からのインターニブルストローブ/クロックです。各バイトには 2 つのニブルが含まれており、各ニブルには PCLK_NIBBLE_IN 入力があります。この入力の使用は、EN_OTHER_PCLK 属性で有効になります。
NCLK_NIBBLE_IN	入力	非同期	バイト内のほかの BITSLICE_CONTROL からのインターニブルストローブ/クロックです。各バイトには 2 つのニブルが含まれており、各ニブルには NCLK_NIBBLE_IN 入力があります。この入力の使用は、EN_OTHER_NCLK 属性で有効になります。
PCLK_NIBBLE_OUT	出力	非同期	バイト内のほかの BITSLICE_CONTROL へのインターニブルストローブ/クロックです。各バイトには 2 つのニブルが含まれており、各ニブルには PCLK_NIBBLE_OUT 出力があります。この信号は、バイト内にある別のニブルの PCLK_NIBBLE_IN 入力に接続する必要があります。
NCLK_NIBBLE_OUT	出力	非同期	バイト内のほかの BITSLICE_CONTROL へのインターニブルストローブ/クロックです。各バイトには 2 つのニブルが含まれており、各ニブルには NCLK_NIBBLE_OUT 出力があります。この信号は、バイト内にある別のニブルの NCLK_NIBBLE_IN 入力に接続する必要があります。
次の RX/TX_BIT_CTRL_OUT ピンおよび RX/TX_BIT_CTRL_IN ピンは、BITSLICE_CONTROL と、使用される RXTX_BITSLICE と RX_BITSLICE または TX_BITSLICE との間の 40 ビットバス接続です。これらの 40 ビットバスは、BITSLICE_CONTROL とビットスライス間でデータ信号、クロック信号、RIU の信号、およびステータスの各信号を伝送します。 RXTX_BITSLICE、RX_BITSLICE、または TX_BITSLICE を使用する場合は、これらのバスを適切な BITSLICE_CONTROL の入力バスおよび出力バスに接続する必要があります ( この図 )。例: RX_BITSLICE_0 を使用した場合、RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL の RX/TX_BIT_CTRL_IN0 に接続し、RX/TX_BIT_CTRL_IN バスを BITSLICE_CONTROL の RX/TX_BIT_CTRL_OUT0 バスに接続する必要があります。これらのバスは、BITSLICE_CONTROL とビットスライス間の専用配線で構成されています。
RX_BIT_CTRL_OUTx[39:0]	出力	N/A	ビットスライスから RX_BIT_CTRL_IN に接続される出力バスです。
RX_BIT_CTRL_INx[39:0]	入力	N/A	ビットスライスから RX_BIT_CTRL_OUT に接続される入力バスです。
TX_BIT_CTRL_OUTx[39:0]	出力	N/A	ビットスライスから TX_BIT_CTRL_IN に接続される出力バスです。
TX_BIT_CTRL_INx[39:0]	入力	N/A	ビットスライスから TX_BIT_CTRL_OUT に接続される入力バスです。
TX_BIT_CTRL_OUT_TRI[39:0]	出力	N/A	TX_BITSLICE_TRI への出力バスです。 TX_BIT_CTRL_IN 入力バスです。
TX_BIT_CTRL_IN_TRI[39:0]	入力	N/A	TX_BITSLICE_TRI からの入力バスです。 TX_BIT_CTRL_OUT 出力バスです。