TX_BITSLICE の属性

UltraScale アーキテクチャ SelectIO リソースユーザーガイド (UG571)

Document ID: UG571
Release Date: 2023-08-31
Revision: 1.15 日本語

表: TX_BITSLICE の属性に TX_BITSLICE の属性を示します。

表 2-27: TX_BITSLICE の属性
属性	値	デフォルト	タイプ	説明
DATA_WIDTH	4 または 8	8	10 進数	パラレル-シリアルコンバーターの入力幅を定義する属性です。この値で、パラレル-シリアルコンバーターによってシリアライズする必要があるデータの幅を指定します。DATA_WIDTH = 2 x BITSLICE_CONTROLLER の DIV_MODE に設定します。
TBYTE_CTL	TBYTE_IN または T	TBYTE_IN	文字列	TBYTE_IN: TBYTE_IN 入力を使用してトライステート情報を T_OUT 出力に渡します。これには、 TX_BITSLICE を TX_BITSLICE_TRI コンポーネントと一緒に使用する必要があります。 T: T 入力を使用してトライステート情報を T_OUT 出力に渡します。T は、インターコネクトロジック内で生成されるトライステート情報を必要とします。詳細は、 TX_BITSLICE_TRI の説明を参照してください。
INIT	1'b0 または 1'b1	1'b1	バイナリ	TX_BITSLICE のシリアライズされたデータ出力である O ポートの初期値を指定します。
DELAY_TYPE	FIXED VAR_LOAD VARIABLE	FIXED	文字列	出力遅延ラインの遅延モードです。詳細は、ネイティブ出力遅延タイプの使用を参照してください。
DELAY_VALUE	0 ～ 1250 (TIME、UltraScale の場合) 0 ～ 1100 (TIME、UltraScale+ の場合) 0 ～ 511 (COUNT)	0	10 進数	注記: BISC で正しくアラインされるためには、RX_CLK_PHASE_P = RX_CLK_PHASE_N = SHIFT_0 と設定します。 DELAY_FORMAT を TIME モードに設定すると、目的の値は ps 単位になります。 UltraScale デバイスは最大 1.25ns の遅延をサポートします。UltraScale+ デバイスは最大 1.1ns の遅延をサポートします。 DELAY_FORMAT を COUNT モードに設定すると、目的の値はタップ数単位になります。詳細は、ネイティブ出力遅延タイプの使用を参照してください。TX_BITSLICE のデータアライメントを確実にするには、COUNT 遅延を 1.5UI に制限します。
REFCLK_FREQUENCY	200.00 ～ 2400.00 (UltraScale) 300.00 ～ 2666.67 (UltraScale+)	300.0	float 型の有効数字 1 桁	基準クロック周波数は MHz で指定します。これは、BITSLICE_CONTROL を設定して使用するマスタークロックの周波数です。任意の TIME モード遅延をキャリブレーションするために、BISC で使用されます。ネイティブモードでのクロッキングおよびビルトインセルフキャリブレーションを参照してください。以前の FPGA ファミリとは対照的に、タップサイズは REFCLK_FREQUENCY で決定せず、UltraScale デバイスのデータシート [参照 2] で T _{ODELAY_RESOLUTION} として定義されています。DELAY_FORMAT が TIME モードに設定されている場合、指定した遅延を提供するために、BISC でタップのキャリブレーションに使用されます。
OUTPUT_PHASE_90	TRUE または FALSE	FALSE	文字列	FALSE: 出力 O は位相シフトされません。 TRUE: 出力 O は 90° 位相シフトされます。OUTPUT_PHASE_90 = TRUE の場合、DELAY_VALUE を 0 に設定する必要があります。異なるトランスミッターを使用すると、位相シフトを観察できます。多くの場合、生成クロックを生成データ (生成データおよび中央に揃えられたクロック) に対して 90° 位相をずらすために使用されます。
DELAY_FORMAT	TIME ⁽¹⁾ COUNT	TIME	文字列	DELAY_FORMAT は、TIME または COUNT に設定できます。 TIME に設定した場合、BISC 完了後 (DLY_RDY が High になる) の遅延は DELAY_VALUE (ps で指定) で指定した遅延となります。 BISC は、要求された TIME 値 (DELAY_VALUE) を実現するために必要なタップ数を決定するため、REFCLK_FREQUENCY 属性を入力マスタークロックと共に使用します。このキャリブレーションでは、デバイスのプロセスのばらつきが考慮されます。EN_VTC が High の場合、遅延は、電圧および温度の全範囲で要求された TIME を実現するようにキャリブレーションされます。 DELAY_FORMAT を COUNT に設定した場合、DELAY_VALUE で指定した値が必要なタップ数になります。COUNT を使用する場合、EN_VTC を Low に接続する必要があります。
UPDATE_MODE	ASYNC、SYNC、または MANUAL	ASYNC	文字列	ASYNC: これはデフォルト設定であり、推奨される使用モードです。遅延値の変更は遅延データとは無関係になります。このモードはほかの 2 つのモードの機能をカバーするため、推奨される動作モードです。 SYNC: データのエッジに同期して遅延が変更されるようにデータが遷移する必要があります。このモードは、常に利用可能で周期的にスイッチするクロックまたはデータ信号に適しています。 MANUAL: 新しい値が有効になるには、LOAD を 2 回アサートする必要があります。新しい値を有効にするには、最初の LOAD のアサートによって、CNTVALUEIN で指定された値を読み込み、CE をアサートした状態で再び LOAD をアサートする必要があります。この属性は、遅延を更新できるため、データがアイドル状態になった場合に役立ちます。
ENABLE_PRE_EMPHASIS	TRUE FALSE	FALSE	文字列	双方向 IOB の属性と共に使用して、プリエンファシスを有効または無効にします。プリエンファシスを有効にするには、ENABLE_PRE_EMPHASIS 属性を IOB と共に使用します。トランスミッタープリエンファシスを参照してください。
IS_CLK_INVERTED	1'b0 または 1'b1	1'b0	バイナリ	「 IS_RST_INVERTED 」属性と同様ですが、CLK パス上にあります。 IS_CLK_INVERTED = 1 の場合、インバーターが CLK 信号の極性の反転に使用されます。 IS_CLK_INVERTED = 0 の場合、インバーターは使用されません。
IS_RST_DLY_INVERTED	1'b0 または 1'b1	1'b0	バイナリ	「 IS_RST_INVERTED 」属性と同様ですが、RST_DLY パス上にあります。 IS_RST_DLY_INVERTED = 1 の場合、インバーターが RST_DLY 信号の極性の反転に使用されます。 IS_RST_DLY_INVERTED = 0 の場合、インバーターは使用されません。
IS_RST_INVERTED	1'b0 または 1'b1	1'b0	バイナリ	リセットパス上の選択可能なローカルインバーターを使用して、リセット入力の極性を変更できます。 IS_RST_INVERTED = 1 の場合、インバーターが RST 信号の極性の反転に使用されます。 IS_RST_INVERTED = 0 の場合、インバーターは使用されません。この図を参照してください。
NATIVE_ODELAY_BYPASS	TRUE または FALSE	FALSE	文字列	UltraScale+ FPGA のみ: メモリインターフェイスジェネレーター (MIG) 用に予約されています。TRUE の場合、ODELAY をバイパスします。
SIM_DEVICE	設定可能な値: ULTRASCALE、ULTRASCALE_PLUS、 ULTRASCALE_PLUS_ES1、 ULTRASCALE_PLUS_ES2	ULTRA SCALE	文字列	デバイスバージョンを設定します (ULTRASCALE、ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
注記: 1. TIME モードの場合、キャリブレーション中はニブル内のビットスライスを利用できません。詳細は、「バンクの概要」を参照してください。