この手順では、使用する各ビット スライスの入力および/または出力遅延を調べて、DELAY_VALUE 属性で要求される遅延を提供するために必要なタップ数を計算します。これらの算出された遅延タップは、RIU レジスタ (ODELAYxx および IDELAYxx) に格納されます。RX_CLK_PHASE_P(N) = SHIFT_90 の場合 90° に相当する遅延を提供するため、同様のことが BITSLICE_CONTROL の利用可能な 4 分の 1 遅延ライン (PQTR/NQTR) に対して実行されます。これらの値は、RIU PQTR および NQTR レジスタに格納されます。
使用するすべてのビット スライスに対する遅延ライン キャリブレーション メカニズムが完了すると、BISC コントローラーは DLY_RDY 信号をアサートしてインターコネクト ロジックに示します。