1. SELF_CALIBRATE 属性が ENABLE に設定されていることを確認します。
2. 使用されるすべての RXTX_BITSLICE (RX_BITSLICE, TX_BITSLICE) プリミティブについて、EN_VTC 信号を High に保持します。
3. BITSLICE_CONTROL の EN_VTC は Low に保持します。
4. 次の順序に従って I/O をリセットからリリースします。
a. インターフェイスのクロックを生成する PLL/MMCM のリセットをリリースする。
b. 使用する PLL の CLKOUTPHYEN を Low に保持する。これにより、BITSLICE_CONTROL の PLL_CLK 入力への CLKOUTPHY 高速クロックが無効になります。MMCM を使用する場合、BITSLICE_CONTROL の REFCLK クロックを送信する BUFGCE クロック バッファーを無効にします。
注記: この図 に示したように、リセット シーケンス中はストローブ クロックを無効にしておく必要があります。入力クロックをストローブ クロックとして使用するシステムでは、ビットスリップが必要です。ビットスリップの機能は High Speed SelectIO Wizard で提供されます。
c. PLL/MMCM が LOCKED ステートに到達するまで待機する。
d. RXTX_BITSLICE の TX_RST_DLY、RXTX_BITSLICE の RX_RST_DLY、TX_BITSLICE_TRI の RST_DLY、RXTX_BITSLICE の TX_RST、RXTX_BITSLICE の RX_RST、TX_BITSLICE_TRI の RST、および BITSLICE_CONTROL の RST 信号をリリースします。
e. アプリケーション クロックの 64 サイクル以上 (PLL/MMCM の仕様に基づく) 待機する。
f. PLL の CLKOUTPHYEN 信号を High にする。これにより、CLKOUTPHY 高速 PLL 出力が有効になります。MMCM の場合、BUFGCE を有効にして BITSLICE_CONTROL の REFCLK を適用します。
a. 使用するすべての BITSLICE_CONTROL プリミティブの DLY_RDY が、実行している BISC コントローラーによって High にアサートされるまで待機する。
b. すべての DLY_RDY 信号が High にアサートされた後、2 つのフリップフロップを同期させる回路で RIU_CLK を使用し、使用する BITSLICE_CONTROL の EN_VTC を High にする。非同期 RX デザインの場合、BITSLICE_CONTROL の EN_VTC は High-Speed SelectIO ウィザードによって Low に接続されます。
c. BITSLICE_CONTROL の BITSLICE_CONTROL の VTC_RDY ステータス出力が High にアサートされるまで待機する。ここで VTC_RDY が High になると、BITSLICE_CONTROL プリミティブの BISC コントローラーが電圧および温度をトラッキングして補正します。
d. これでストローブ クロックを再開できます。
注記: リセット シーケンス中にストローブ クロックを停止できないシステム、またはロックされていない PLL のようにノイズの大きいストローブを持つシステムの場合、RX_BITSLICE のアライメントにはビットスリップが必要となることがあります。
これで、FPGA ロジックのアプリケーションをリセットからリリースできます。
VTC_RDY が High になった後のその他のファンクション モード ガイドラインを次に示します。
- RXTX_BITSLICE トランスミッターまたは TX_BITSLICE では、BITSLICE_CONTROL の TBYTE_IN[3:0] 入力を High にすることが求められます。VTC_RDY 信号とアプリケーション クロックで動作する 2 つのレジスタ同期化回路を使用して、これを実行します。
注記: TBYTE_IN バスを FPGA 内のロジックで使用する場合、設計した回路で上記のガイドラインが適用できるようにします。
- RXTX_BITSLICE レシーバーまたは RX_BITSLICE では、BITSLICE_CONTROL の PHY_RDEN[3:0] 入力を High にすることが求められます。VTC_RDY 信号とアプリケーション クロックで動作する 2 つのレジスタ同期化回路を使用して、これを実行します。
注記: FIFO のデータ読み出しについては、 RXTX_BITSLICE で説明する FIFO の機能の段落の手順に従ってください。
注記: 送信専用インターフェイスでは、PHY_RDEN[3:0] が Low にディアサートされている必要があります。
シリアル モード レシーバーのその他のファンクション ガイドラインを次に示します。
- シリアル モード レシーバーはデータのみ受信します。データは、PLL 生成クロック (PLL の CLKOUTPHY) によってサンプリングする必要があります。この場合、RX_BITSLICE を制御するロジックを追加して入力遅延ラインを調整する必要があります。
- ネイティブ入力遅延タイプの使用 および ネイティブ出力遅延タイプの使用 のガイドラインに従って遅延ラインを適切に調整してください。
アプリケーションを FPGA で実行している場合、次の手順に従ってアプリケーションを安全にリセットし、その後に正しいブリングアップを許可します。