SSTL (スタブ直列終端ロジック) の 1.8V (SSTL18)、1.5V (SSTL15)、1.35V (SSTL135) は、汎用メモリ バスに使用される I/O 規格です。
このセクションでは終端テクニックの例を紹介していますが、特定のメモリ インターフェイスに対する最適の終端方式は、使用するメモリ デバイス、ボード レイアウト、伝送ラインインピーダンスを含む実際の PCB トポロジにおけるシグナル インテグリティ解析に基づいて判断します。 AMD では、すべての I/O 規格に対して、IBIS モデル ファイルおよび暗号化された HSPICE モデル ファイルの両方を提供しています。 これらの SSTL 規格は、シングルエンドおよび差動信号の両方についてサポートされています。差動バージョンでは、完全な差動増幅入力バッファーと相補プッシュプル出力バッファーを使用します。HP I/O バンクにインプリメントするメモリ インターフェイスには、これらの規格の DCI バージョンを使用することを推奨します。キャリブレーションなしの分割終端 (ODT 属性を使用) の利用は、DCI バージョンの規格を用いずにインプリメントされたインターフェイスに推奨します。
SSTL18 は JEDEC 規格の JESD8-15
[参照 7]
によって規定され、DDR2 SDRAM インターフェイスで使用されます。
一部のトポロジ (短距離のポイント ツー ポイント インターフェイスなど) では、クラス I ドライバーによってオーバーシュートの低減やシグナル インテグリティのさらなる向上が可能です。
SSTL18 クラス I は HP および HR I/O バンクの両方で使用可能です。HP および HR の両 I/O バンクには、これらの規格の non-DCI バージョンに対応する調整なしの内部並列分割終端抵抗を指定するための ODT 属性があります。
また、DCI および non-DCI の両バージョンで、40
W
、48
W
、または 60
W
の調整済みドライバー インピーダンスを選択できる、ソース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。ドライバー出力インピーダンスはデフォルトで 40
W
に設定されます。新しいデザインに最適の駆動および終端方式は、詳細なシグナル インテグリティ解析によって判断します。SSTL18 クラス II 規格は HR I/O バンクでのみ使用可能です。HR I/O バンクでは、ODT 属性のオプションを使用して、規格に対応した調整なしの内部並列分割終端抵抗が利用できます。
SSTL15 は、JEDEC 規格の JESD79-3E [参照 7] で大まかに定義されている (名称は未定義)、DDR3 SDRAM インターフェイス向けの規格です。この規格では、HP と HR の両 I/O バンクでフル駆動能力のドライバー (SSTL15) を使用できます。さらに HR I/O バンク向けには、それより駆動能力の小さいドライバーもあり、規格名に R を付けて区別します (SSTL15_R)。一部のトポロジ (短距離のポイント ツー ポイント インターフェイスなど) では、低駆動能力のドライバーによってオーバーシュートの低減やシグナル インテグリティのさらなる向上が可能です。HP I/O バンクでは内部並列分割終端抵抗を調整する DCI のオプションがあります。HP および HR I/O バンクでは、調整なしの内部並列分割終端抵抗 (ODT 属性を使用) 向けオプションがあります。また、DCI および non-DCI の両バージョンで、40 W 、48 W 、または 60 W の調整済みドライバー インピーダンスを選択できる、ソース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。ドライバー出力インピーダンスはデフォルトで 40 W に設定されます。新しいデザインに最適の駆動および終端方式は、詳細なシグナル インテグリティ解析によって判断します。
SSTL135 は、JEDEC 規格の JESD79-3-1 [参照 7] で大まかに定義されている (名称は未定義)、DDR3L SDRAM インターフェイス向けの規格です。この規格では、HP と HR の両 I/O バンクでフル駆動能力のドライバー (SSTL135) を使用できます。さらに HR I/O バンク向けには、それより駆動能力の小さいドライバーもあり、規格名に R を付けて区別します (SSTL135_R)。一部のトポロジ (短距離のポイント ツー ポイント インターフェイスなど) では、低駆動能力のドライバーによってオーバーシュートの低減やシグナル インテグリティのさらなる向上が可能です。
HP I/O バンクでは内部並列分割終端抵抗を調整する DCI のオプションがあります。HP および HR I/O バンクでは、調整なしの内部並列分割終端抵抗 (ODT 属性を使用) 向けオプションがあります。また、DCI および non-DCI の両バージョンで、40 W 、48 W 、または 60 W の調整済みドライバー インピーダンスを選択できる、ソース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。ドライバー出力インピーダンスはデフォルトで 40 W に設定されます。新しいデザインに最適の駆動および終端方式は、詳細なシグナル インテグリティ解析によって判断します。
SSTL12 は Micron 社の次世代 RLDRAM3 メモリをサポートします。HP I/O バンクの内部分割終端抵抗の調整によってシグナル インテグリティを向上する DCI オプションを選択できます。HR および HP I/O バンクでは、調整なしの内部並列分割終端抵抗向け ODT 属性のオプションがあります。また、DCI および non-DCI の両バージョンで、40 W 、48 W 、または 60 W の調整済みドライバー インピーダンスを選択できる、ソース終端機能 (OUTPUT_IMPEDANCE) が HP I/O バンクで利用可能です。ドライバー出力インピーダンスはデフォルトで 40 W に設定されます。新しいデザインに最適の駆動および終端方式は、詳細なシグナル インテグリティ解析によって判断します。