TX_BITSLICE_TRI のポート

UltraScale アーキテクチャ SelectIO リソース ユーザー ガイド (UG571)

Document ID
UG571
Release Date
2023-08-31
Revision
1.15 日本語

表: TX_BITSLICE_TRI のポートの説明 に TX_BITSLICE_TRI のポートを示します。

表 2-28: TX_BITSLICE_TRI のポートの説明

ポート

I/O

説明

RST

入力

トライステート シリアライズ ロジック、非同期アサートおよび同期ディアサートをリセットします。アクティブ High です。Q は 0 にリセットされ、RST はアサートされます。確定的なブリングアップには、 ネイティブ モードのブリングアップおよびリセット の手順に従います。

CE

入力

トライステート遅延ライン レジスタ クロックのクロック イネーブル信号です。

CLK

入力

クロック入力。TX_BITSLICE_TRI 内の DELAY エレメントのすべての制御入力 (LOAD、CE、INC) は、このクロック入力に同期します。DELAY を VARIABLE または VAR_LOAD に設定した場合、クロックは必ずこのポートに接続してください。この信号はローカル反転可能で、グローバルまたはリージョナル クロック バッファーから供給する必要があります。

このピンに接続されるクロック信号は、RX_CLK および/または RXTX_BITSLICE/RX_BITSLICE の CLK に接続される信号と同じ必要があります。

INC

入力

インクリメント/デクリメント機能は、イネーブル信号 (CE) で制御されます。このインターフェイスは、遅延ラインが VARIABLE モードまたは VAR_LOAD モードの場合にのみ使用できます。

CE が High を維持している間、遅延ラインは 1 クロック (CLK) サイクルごとに 1 タップずつインクリメントまたはデクリメントされます。INC のステートにより、遅延ラインのインクリメントまたはデクリメントが決定されます。たとえば、INC = 1 のときインクリメント、INC = 0 のときデクリメントします。いずれの場合もクロック (CLK) に同期します。

CE が Low の場合、INC のステートに関係なく遅延ライン全体の遅延は変化しません。CE が High になると、クロックの次の立ち上がりエッジからインクリメント/デクリメントが開始します。CE が Low になると、クロックの次の立ち上がりエッジでインクリメント/デクリメントが終了します。

遅延ライン プリミティブのプログラム可能な遅延タップはラップアラウンドします。つまり、遅延タップの最後 (CNTVALUEOUT = 511) に到達すると、次のインクリメント機能はタップ 0 に戻ります。デクリメント機能についても同様で、タップ 0 に到達するとタップ 511 に戻ります。

LOAD

入力

VAR_LOAD モードの場合、この入力は、CNTVALUEIN で設定された値を遅延ラインに読み込みます。CNTVALUEIN[8:0] に現れる値が新しいタップ値となります。LOAD は入力クロック信号 (CLK) に同期したアクティブ High の信号です。新しい値を CNTVALUEIN バスに適用してから LOAD 信号を適用するまで少なくとも 1 クロック サイクル待機してください。LOAD 動作の間、CE を Low に保つ必要があります。

CNTVALUEIN[8:0]

入力

CNTVALUEIN バスは、読み込み可能なタップ値を動的に変更する場合に使用します。CNTVALUEIN の 9 ビット値は必要なタップ数です。新しい値は、LOAD が High にパルスされるまで CLK の 1 クロック サイクル間供給されます。新しい CNTVALUEIN 値は、EN_VTC が Low の場合にのみ適用する必要があります。

CNTVALUEOUT[8:0]

出力

CNTVALUEOUT ピンは、現在のタップ値を読み出す場合に使用します。CNTVALUEOUT は、EN_VTC が Low の場合にのみサンプリングする必要があります。

RST_DLY

入力

遅延ライン タップを DELAY_VALUE 属性で指定した値にリセットします。

TX_BITSLICE_TRI 内の遅延ライン用のリセット ポートです。

EN_VTC

入力

電圧温度キャリブレーションを有効にします。

High: BITSLICE_CONTROL が VT に対して遅延を一定に保つことができるようにする。VT の補正を有効にする間 BITSLICE_CONTROL の EN_VTC は High に保持する必要があります。

Low: VT 補正機能が無効になる。

TIME モードを使用する場合、初期 BISC の間、EN_VTC 信号を High にする必要があります。

COUNT モードを使用する場合、EN_VTC 信号を Low にする必要があります。

BIT_CTRL_IN[39:0]

入力

BITSLICE_CONTROL からの入力バスです。これらの専用ピンは、必ず BITSLICE_CONTROL および TX_BITSLICE_TRI 間で直接接続し、デザイン内のほかのどの部分にも接続しないようにする必要があります。

BIT_CTRL_OUT[39:0]

出力

BITSLICE_CONTROL への出力バスです。これらの専用ピンは、必ず BITSLICE_CONTROL および TX_BITSLICE_TRI 間で直接接続し、デザイン内のほかのどの部分にも接続しないようにする必要があります。

TRI_OUT

出力

このトライステート出力 (TRI_OUT) は、ビット スライスの TBYTE_IN ピンに出力します。