表: BITSLICE_CONTROL の属性 に BITSLICE_CONTROL の属性を示します。これらの属性のほとんどに対して、RIU 内に等価レジスタ ビットがあります。
|
属性 |
値 |
デフォルト |
タイプ |
説明 |
|---|---|---|---|---|
|
EN_OTHER_PCLK |
TRUE FALSE |
FALSE |
文字列 |
インターニブル クロッキングを有効にします。 TRUE に設定した場合、PCLK はバイト内のほかの BITSLICE_CONTROL から供給されます。 これを、ある BITSLICE_CONTROL でオンにした場合、同じバイト内のほかの BITSLICE_CONTROL でオンにすることはできません。 |
|
EN_OTHER_NCLK |
TRUE FALSE |
FALSE |
文字列 |
インターニブル クロッキングを有効にします。TRUE に設定した場合、NCLK はバイト内のほかの BITSLICE_CONTROL から供給されます。 これを、ある BITSLICE_CONTROL でオンにした場合、同じバイト内のほかの BITSLICE_CONTROL でオンにすることはできません。 |
|
SERIAL_MODE |
TRUE FALSE |
FALSE |
文字列 |
TRUE に設定した場合、マスター入力クロック PLL_CLK または REFCLK、およびそれらの分周クロックが、ビット スライスのデシリアライザーのサンプル クロックとして使用されます。 FALSE に設定した場合、BITSLICE_0 に供給されるクロックまたはストローブが、サンプル クロックとして使用されます。 データのみ、またはエンベデッド クロックを含んだデータをビット スライスに供給する場合、SERIAL_MODE を使用します。その場合、ビット スライスの主な機能は、データ ソースとは無関係に内部で生成されたクロック (PLL など) を使用して、入力データス トリームをサンプリングすることです。 |
|
RX_CLK_PHASE_P |
SHIFT_0 SHIFT_90 |
SHIFT_0 |
文字列 |
読み出しクロックの P エッジを、キャプチャされたデータに対して 0° または 90° シフトします。 データは、クロックによって、ビット周期の中央でサンプリングされます。クロックとデータが、位相を揃えてピンに到着する場合は、90° のシフトを使用します。そうでない場合は、この属性をデフォルト値のままにします。 SHIFT_90 を使用する場合、DELAY_VALUE (RX_BITSLICE) または RX_DELAY_VALUE (RXTX_BITSLICE) を 0 に設定する必要があります。 |
|
RX_CLK_PHASE_N |
SHIFT_0 SHIFT_90 |
SHIFT_0 |
文字列 |
読み出しクロックの N エッジを、キャプチャされたデータに対して 0° または 90° シフトします。 データは、クロックによって、ビット周期の中央でサンプリングされます。クロックとデータが、位相を揃えてピンに到着する場合は、90° のシフトを使用します。そうでない場合は、この属性をデフォルト値のままにします。 SHIFT_90 を使用する場合、DELAY_VALUE (RX_BITSLICE) または RX_DELAY_VALUE (RXTX_BITSLICE) を 0 に設定する必要があります。 |
|
INV_RXCLK |
TRUE FALSE |
FALSE |
文字列 |
BITSLICE_0 に適用される読み出しまたはサンプル CLK を反転します。 |
|
TX_GATING |
DISABLE ENABLE |
DISABLE |
文字列 |
書き込みクロック ゲーティングです。アラインされた送信データの場合、TX_GATING を ENABLE に設定してインターコネクト ロジックから TBYTE_IN を制御します。 詳細は、 ネイティブ モードのブリングアップおよびリセット を参照してください。 注記: TX_GATING = ENABLE の設定で、BITSLICE_1 および BITSLICE_6 のクロックは停止しません。 TX_GATING = ENABLE の場合、TBYTE_IN[3:0] を使用して送信インターフェイスのクロックを停止します。 |
|
RX_GATING |
DISABLE
|
DISABLE |
文字列 |
読み出しストローブ/クロック ゲーティングを有効にします。
この属性の価値およびその背後にあるメカニズムは、ストローブ/クロックをプリアンブル時にゲート制御することです。
ストローブ/クロックはニブル内の BITSLICE_0 からしか入力できないため、この属性が使用するゲーティング回路はニブルの BITSLICE_0 でのみ利用できます。 TRUE に設定した場合、ゲートは BITSLICE_CONTROL の PHY_RDEN 入力によって制御されます。 |
|
READ_IDLE_COUNT[5:0] |
0 ～ 63 |
0 |
10 進数 |
PHY_RDEN をディアサートしてから ODT 終端をオフにするまでのクロックの数です。 MIG 専用です。 |
|
DIV_MODE |
DIV2 DIV4 |
DIV2 |
文字列 |
マスター クロックの分周方法を決定します。 8 ビット モードを使用する場合 (1:8 シリアル入力) は、DIV4 に設定します。 4 ビット モードを使用する場合は、DIV2 に設定します。 FIFO_WRCLK_OUT クロックは、この属性の設定を反映します。 |
|
REFCLK_SRC |
PLLCLK、REFCLK |
PLLCLK |
文字列 |
マスター クロックが PLL_CLK である場合、この属性を PLLCLK に設定する必要があります。 マスター クロックが REFCLK 入力である場合 (RX_BITSLICE の場合のみ)、この属性を REFCLK に設定する必要があります。 |
|
ROUNDING_FACTOR |
1、2、4、8、16、32、
|
16 |
10 進数 |
BISC の丸め係数です。 MIG 専用です。 |
|
CTRL_CLK |
外部 |
外部 |
文字列 |
RIU インターフェイスのクロック ソースを指定します。常にデフォルト値 (EXTERNAL) を使用します。 |
|
EN_CLK_TO_EXT_NORTH |
ENABLE
|
DISABLE |
文字列 |
ほかの上位バイト BITSLICE_CONTROL へのバイト間ストローブ/クロック転送を有効にします。 |
|
EN_CLK_TO_EXT_SOUTH |
ENABLE
|
DISABLE |
文字列 |
ほかの下位バイト BITSLICE_CONTROL へのバイト間ストローブ/クロック転送を有効にします。 |
|
EN_DYN_ODLY_MODE |
TRUE FALSE |
FALSE |
文字列 |
MIG 専用です。 |
|
SELF_CALIBRATE |
ENABLE
|
ENABLE |
文字列 |
ビルトイン セルフ キャリブレーション (BISC) イネーブル信号です。 ENABLE に設定した場合、BISC はリセットのリリース後に初期キャリブレーションを実行します。 DISABLE に設定した場合、リセットのリリース後にキャリブレーションは実行されません。 |
|
IDLY_VT_TRACK |
TRUE FALSE |
TRUE |
文字列 |
ニブル内のすべての入力遅延に対して、電圧および温度のトラッキングを有効にします。 |
|
ODLY_VT_TRACK |
TRUE FALSE |
TRUE |
文字列 |
ニブル内のすべての出力遅延に対して、電圧および温度のトラッキングを有効にします。 |
|
QDLY_VT_TRACK |
TRUE FALSE |
TRUE |
文字列 |
BITSLICE_CONTROL 内の 4 分の 1 遅延に対して、電圧および温度のトラッキングを有効にします。4 分の 1 遅延は、入力データに対するクロックのシフトに使用されます。 |
|
RXGATE_EXTEND |
TRUE FALSE |
FALSE |
文字列 |
MIG 専用です。 |
|
SIM_DEVICE |
設定可能な値: ULTRASCALE、ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2 |
ULTRASCALE |
文字列 |
デバイス バージョンを設定します (ULTRASCALE、ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2) |