従来型の入力 DDR ソリューションである OPPOSITE_EDGE モードは、ILOGIC ブロックのシングル入力を使用して実行します。データは、クロックの立ち上がりエッジで出力 Q1、そしてクロックの立ち下がりエッジで出力 Q2 を介してデバイス ロジックに現れます。この構造は 7 シリーズ FPGA インプリメンテーションと類似しています。 この図 に、OPPOSITE_EDGE モードを使用する入力 DDR のタイミング図を示します。
従来型の入力 DDR ソリューションである OPPOSITE_EDGE モードは、ILOGIC ブロックのシングル入力を使用して実行します。データは、クロックの立ち上がりエッジで出力 Q1、そしてクロックの立ち下がりエッジで出力 Q2 を介してデバイス ロジックに現れます。この構造は 7 シリーズ FPGA インプリメンテーションと類似しています。 この図 に、OPPOSITE_EDGE モードを使用する入力 DDR のタイミング図を示します。
