ISERDESE3

ISERDESE3 エレメントは、前の FPGA ファミリから移行するデザインまたはネイティブ モード プリミティブを必要としないデザインで入力のデシリアライズに利用可能です。UltraScale デバイスの ISERDESE3 は、高速ソース同期アプリケーションの実現を促進するために設計されたクロッキング機能とロジック特性を備えたシリアル/パラレル コンバーターです。ISERDESE3 を使用することによって、デバイス ロジックにデシリアライザーを設計する場合に直面する複雑なタイミング問題を回避できます。

ISERDESE3 と以前のプリミティブ間には一部違いがあります。次の機能が ISERDESE3 で利用できません。

• CLKDIV と同期してビットスリップ動作を実行する BITSLIP 入力。

• CLKDIV によって駆動される 2:1 シリアル/パラレル コンバーターとして機能できる、選択可能な CE 入力。

• OSERDES シリアル出力とこの入力間の直接接続となる OFB 入力。

• 直接接続を用いて 2 つの ISERDES をカスケード接続することでデシリアライズ機能を最大 14 ビットに拡張できる SHIFTIN および SHIFTOUT ピン。

ISERDESE3 は SDR データ キャプチャの場合に入力信号を 2 または 4、DDR データ キャプチャ モードの場合に 4 または 8 でデシリアライズできます。SDR モードで使用する場合、有効な出力は 1 つおきのデータ出力ピンを使用します。たとえば、SDR クロックを使用して 1:4 デシリアライザーとして使用する場合は、データ幅を 8 に設定し、Q0、Q2、Q4、および Q6 からデータを受信します。 表: SDR/DDR モードにおける ISERDESE3 出力の接続 に、使用する SerDes 出力ピンの詳細および DATA_WIDTH 属性に適用する値を示します。

ヒント: ワード内で最初に受信されるシリアル ビットは Q0 です。

その他のデシリアライズ比およびワード アライメント方式は、FPGA ロジックの追加ロジック リソースを使用して可能になります。詳細は、 『ロジックでの Bitslip 機能』 (XAPP1208) [参照 10] を参照してください。また、ISERDESE3 にはオプションでクロック ドメインの移動に使用できる深さが浅い 8 入力 FIFO もあります。この FIFO を使用しない場合は、FIFO の制御信号を GND へ接続してください。FIFO を使用する場合、FIFO_write ポインターと FIFO_read ポインターが 8 クロック サイクルごとに重なるのを避けるため、FIFO_RD_EN は反転した FIFO_EMPTY 信号で駆動する必要があります。 この図 と この図 に示すように、FIFO のレイテンシは FIFO_RD_CLK によって異なります。FIFO_RD_CLK に対して書き込みポインターが早く更新された方が FIFO のレイテンシは短くなります。

クロック配線は可変であるため、ZHOLD が有効な MMCM で補正されます。MMCM からのクロック出力がすべて適切に補正されているようにするには、CLOCK_DELAY_GROUP を使用する必要があります ( この図 参照)。 「 コンポーネント モードのリセット シーケンス 」 を参照し、リセット後に ISERDES が適切に揃えられるようにしてください。

クロック兼用入力がクロック バッファー (BUFG、BUFGCE、BUFGCE_DIV) に直接接続されているなど、クロックが補正されない場合は、追加のビットスリップ ロジックが必要です。詳細は、 『ロジックでの Bitslip 機能』 (XAPP1208) [参照 10] を参照してください。