SAME_EDGE モード

UltraScale アーキテクチャ SelectIO リソース ユーザー ガイド (UG571)

Document ID
UG571
Release Date
2023-08-31
Revision
1.15 日本語

SAME_EDGE モードの場合、データは同じクロック エッジでデバイス ロジックに現れます。 この図 に、SAME_EDGE モードを使用する入力 DDR のタイミング図を示します。出力ペア Q1 と Q2 は、(0) と (1) ではないことが確認できます。その代わりに、Q1 (0) と Q2 (don’t care) ペアが最初に現れ、次のクロック サイクルで (1) と (2) ペアが現れます。

図 2-5: SAME_EDGE モードの入力 DDR タイミング

X-Ref Target - Figure 2-5

X16006-input-ddr-timing-in-same_edge-mode.jpg