このセクションでは、CE_EXT、CLK_EXT、EN_VTC_EXT、INC_EXT、RST_DLY_EXT、LOAD_EXT、CNTVALUEIN_EXT[8:0]、および CNTVALUEOUT_EXT[8:0] 信号の詳細について説明します。
RX_BITSLICE では、入力遅延ラインを出力遅延ラインと合わせて拡張できます。これには、CASCADE 属性を TRUE に設定する必要があります。TRUE に設定した場合、拡張子 _EXT が付いたすべてのポートを使用しなければなりません。
CASCADE = FALSE の場合、拡張子 _EXT が付いたすべてのポートをグランド (GND) に接続する必要があります。
RX_BITSLICE がカスケード接続された遅延 (CASCADE 属性 = TRUE) を使用している場合、RX_BITSLICE 入力遅延の出力は TX_BITSLICE (使用されていない) 出力遅延ラインの入力に接続されます。使用されていない TX_BITSLICE 内の出力遅延ラインの出力は、 この図 に示す RX_BITSLICE 内のデシリアライザー ロジックの入力に接続されます。これにより、遅延ラインが実際に 2 倍の長さになります。両遅延ラインの制御は、それぞれの遅延の制御ポートを介して実行されます。出力遅延ラインの制御ポートは、拡張子 _EXT を伴う名前が付けられます。両遅延ラインの制御ポートの機能は同じです。
DELAY_TYPE が FIXED の場合、EN_VTC および EN_VTC_EXT を除く、入力遅延ラインと出力遅延ライン (拡張されている、_EXT) の制御信号はグランド (GND) に接続できます。TIME モードで遅延ラインを使用する場合、両方のピンを V CC に接続するか能動的に操作する必要があります (もしくはその両方を実行する)。COUNT モードで遅延ラインを使用する場合、両方のピンをグランド (GND) に接続しなければなりません。
DELAY_TYPE が VARIABLE または VAR_LOAD の場合
• DELAY_FORMAT = TIME の場合、カスケード接続された遅延の DELAY_VALUE_EXT 属性は、マスター DELAY_VALUE 属性と同じ遅延値を持つ必要があります。たとえば、必要な合計遅延 1.5ns は、DELAY_VALUE_EXT の 0.75ns と DELAY_VALUE の 0.75ns に分割します。BISC の完了後、マスターのカスケード接続された遅延ラインは異なる値にできます。
• VAR_LOAD モードに設定した場合、入力遅延ラインと拡張された出力遅延ラインのタップ遅延値は、LOAD および LOAD_EXT を使用し、値を CNTVALUEIN および CNTVALUEIN_EXT でそれぞれ設定して両方のコンポーネントに別々に読み込む必要があります。これらは異なる値にできます。
• VARIABLE モードまたは VAR_LOAD モードに設定した場合、CE/INC および CE_EXT/INC_EXT をそれぞれインクリメント/デクリメントする必要があります。これらの信号を制御するための機能要件は、非カスケード接続モードについて説明した要件と同じです。
注記: CASCADE = TRUE に設定すると、クロックの位置で UI の中央を検出するために IDELAY の使用が求められていた従来のデザイン手法がサポートされ、IDELAY の値を最大で 2.5ns にできます。
推奨: より高いデータ レートで優れたシグナル インテグリティと堅牢なアイ サンプリングを実現するには、BISC とその QTR 遅延を使用して UI の中央を検出および維持し、IDELAY を使用せずにスイープすることを AMD は強く推奨します。
注記: CASCADE = TRUE に設定した場合、最大 2.5ns の IDELAY を使用する必要がある従来のデザイン手法がサポートされます。カスケード接続による遅延と追加の遅延タップの特性によって、性能が低下することがあります。BISC に関連するアライメントを使用し、PQTR/NQTR 遅延調整 (RIU) を用いてストローブ クロックを調整して最適な性能を実現してください。