TX_BITSLICE_TRI の属性

UltraScale アーキテクチャ SelectIO リソースユーザーガイド (UG571)

Document ID: UG571
Release Date: 2023-08-31
Revision: 1.15 日本語

表 2-29: TX_BITSLICE_TRI の属性
属性	値	デフォルト	タイプ	説明
DATA_WIDTH	4、8	8	10 進数	パラレル-シリアルコンバーターの入力幅を定義する属性です。これは、パラレル-シリアルコンバーターによってシリアライズする必要があるデータの幅を指定します。この値は RXTX_BITSLICE/TX_BITSLICE DATA_WIDTH と一致する必要があります。
DELAY_FORMAT	TIME ⁽¹⁾ 、COUNT	TIME	文字列	DELAY_FORMAT は、TIME または COUNT に設定できます。 TIME に設定した場合、BISC 完了後 (DLY_RDY が High になる) の遅延は DELAY_VALUE (ps で指定) で指定した遅延となります。 BISC は、現在のタップサイズを決定し、要求された TIME 値 (DELAY_VALUE) を実現するために必要なタップ数を決定するため、REFCLK_FREQUENCY 属性を入力マスタークロックと共に使用します。このキャリブレーションでは、デバイスのプロセスのばらつきが考慮されます。EN_VTC が High の場合、遅延は、電圧および温度の全範囲で要求された TIME を実現するようにキャリブレーションされます。 DELAY_FORMAT を COUNT に設定した場合、DELAY_VALUE で指定した値が必要なタップ数になります。COUNT を使用する場合、EN_VTC を Low に接続する必要があります。
DELAY_TYPE	FIXED、VAR_LOAD、VARIABLE	FIXED	文字列	入力遅延ラインの遅延モードです。
DELAY_VALUE	0 ～ 1250 (TIME、UltraScale の場合) 0 ～ 1100 (TIME、UltraScale+ の場合) 0 ～ 511 (COUNT)	0	10 進数	TIME モード: 目標値 (ps)。 UltraScale デバイスは最大 1.25ns の遅延をサポートします。 UltraScale+ デバイスは最大 1.1ns の遅延をサポートします。 COUNT モード: タップで示した目標値。
UPDATE_MODE	ASYNC MANUAL SYNC	ASYNC	文字列	ASYNC: 遅延値の変更は受信データとは無関係になります。このモードはほかの 2 つのモードの機能をカバーするため、推奨される動作モードです。 SYNC: DATAIN のエッジに同期して遅延が変更されるように DATAIN が遷移する必要があります。このモードは、常に利用可能で周期的にスイッチするクロックまたはデータ信号に適しています。 MANUAL: 新しい値が有効になるには、LOAD を 2 回アサートする必要があります。新しい値を有効にするには、最初の LOAD のアサートによって、CNTVALUEIN で指定された値を読み込み、CE をアサートした状態で再び LOAD をアサートする必要があります。この属性は、遅延を更新できるため、データがアイドル状態になった場合に役立ちます。
INIT	1’b1 、 1’b0	1’b1	バイナリ	TX_BITSLICE_TRI のシリアライズされたデータ出力である O ポートの初期値を指定します。
OUTPUT_PHASE_90	TRUE または FALSE	FALSE	文字列	0° または 90° のいずれかの出力位相を選択できます。 OUTPUT_PHASE_90 = TRUE の場合、DELAY_VALUE を 0 に設定する必要があります。
REFCLK_FREQUENCY	200.00 ～ 2400.00 (UltraScale) 300.00 ～ 2666.67 (UltraScale+)	300.0	float 型の有効数字 1 桁	基準クロック周波数は MHz で指定します。基準クロックは、BITSLICE_CONTROL に接続される master_clock (PLL_CLK) です。この属性は、TIME モード遅延をキャリブレーションするために BISC で使用されます。「 BITSLICE_CONTROL 」セクションのネイティブモードでのクロッキングおよびビルトインセルフキャリブレーションを参照してください。タップサイズは、REFCLK_FREQUENCY で決定しません。タップ遅延範囲は、UltraScale デバイスのデータシート [参照 2] で T _{IDELAY_RESOLUTION} として指定されています。REFCLK_FREQUENCY 属性は、要求された DELAY_VALUE に必要なタップ数を計算するために BISC アルゴリズムで使用されます。
IS_CLK_INVERTED	1’b0 、 1’b1	1'b0	バイナリ	CLK ピンがアクティブ High か、またはアクティブ Low かを指定します。 IS_RST_INVERTED 属性と同様ですが、CLK パス上にあります。 IS_CLK_INVERTED = 1 の場合、インバーターが使用されます。 IS_CLK_INVERTED = 0 の場合、インバーターは使用されません。
IS_RST_DLY_INVERTED	1’b0 、 1’b1	1'b0	バイナリ	リセット RST_DLY ピンがアクティブ High か、またはアクティブ Low かを指定します。 IS_RST_INVERTED 属性と同様ですが、RST_DLY パス上にあります。 IS_RST_DLY_INVERTED = 1 の場合、インバーターが使用されます。 IS_RST_DLY_INVERTED = 0 の場合、インバーターは使用されません。
IS_RST_INVERTED	1’b0 、 1’b1	1'b0	バイナリ	リセット RST ピンがアクティブ High か、またはアクティブ Low かを指定します。リセットパス上には選択可能なローカールインバーターがあり、これを使用してリセット入力の極性を変更できます。 IS_RST_INVERTED = 1 の場合、インバーターが使用されます。 IS_RST_INVERTED = 0 の場合、インバーターは使用されません。
NATIVE_ODELAY_BYPASS	TRUE または FALSE	FALSE	文字列	UltraScale+ FPGA のみ: メモリインターフェイスジェネレーター (MIG) 用に予約されています。TRUE の場合、ODELAY をバイパスします。
SIM_DEVICE	設定可能な値: ULTRASCALE、ULTRASCALE_PLUS、 ULTRASCALE_PLUS_ES1、 ULTRASCALE_PLUS_ES2	ULTRASCALE	文字列	デバイスバージョンを設定します (ULTRASCALE、ULTRASCALE_PLUS、ULTRASCALE_PLUS_ES1、ULTRASCALE_PLUS_ES2)
注記: 1. TIME モードの場合、キャリブレーション中はニブル内のビットスライスを利用できません。詳細は、「バンクの概要」を参照してください。