1 つのバンクに種類の異なる 2 つのインターフェイスが含まれる場合、バンク内で使用する BITSLICE_CONTROL はいずれも共通の制御信号を使用するため、ネイティブ モードのブリングアップを同時に開始する必要があります。ブリングアップ シーケンスはすべてのインターフェイスで同時に完了しなくてもかまいません。ブリングアップ シーケンスの特に重要な手順がインターフェイス間で同期されるように、High-Speed SelectIO Wizard も変更する必要があります。
この図 に、別々の RIU_CLK に接続した 2 つの異なるインターフェイスを使用するサンプル デザインを示します。同じバンクを共有する場合、これらの RIU_CLK の差を 4 倍以内とする必要があります。たとえば RIU_CLK1 が 200MHz の場合、RIU_CLK2 は 50MHz 以上にする必要があります。
同期ステート マシンとして、入力データはステート マシンと同じクロックを使用する必要があります。たとえば LOCKED (PLL) 信号は両方のインターフェイスで論理積 (AND) をとり、各インターフェイスの RIU_CLK ソースに再同期する必要があります。インターフェイス 1 は RIU_CLK1 クロック ドメインを使用し、インターフェイス 2 は RIU_CLK2 クロック ドメインを使用します。
各バンクには RST_SEQ_DONE ステータス信号があります。すべてのバンクが利用可能になったかどうかを判定するには、すべてのインターフェイスからの RST_SEQ_DONE の論理積 (AND) をとり、インターフェイス Ready (INTF_RDY) 信号を 1 つ生成します。INTF_RDY は APP_CLK に同期させ、TX_BITSLICE を使用したデザインの TBYTE_IN[3:0] はこの INTF_RDY で制御します。High Speed SelectIO Wizard を使用する場合、tri_tbyte#[3:0] 入力を INTF_RDY 信号に接続します。RX_BITSLICE をターゲットにしたデザインでは、FIFO_RD_EN は、すべてのインターフェイスが利用可能になり INTF_RDY が High になった後でのみ使用するようにします。
注記: クロックを受信するビット スライスから最も離れた使用ビット スライスの反転 FIFO_EMPTY 信号を利用します。結果、使用ビット スライスのすべての入力に対して FIFO_WRCLK_OUT がオプションのフリップフロップを介して生成されます。「最も離れた」とは、クロック バックボーンの端にあるビット スライスを指します。詳細は、 「 ネイティブ プリミティブ 」 の 「 FIFO の機能 」 の説明を参照してください。