TX_BITSLICE のポート

表: TX_BITSLICE のポートに TX_BITSLICE のポートを示します。

表 2-26: TX_BITSLICE のポート
ポート	機能 ⁽¹⁾	I/O	同期クロックドメイン	説明
D[7:0]	TX FPGA	入力	PLL_CLK (BITSLICE_CONTROL)	送信用のインターコネクトロジックからの入力パラレルデータです。データ幅は DATA_WIDTH 属性によって決定され、8 または 4 に設定できます。DATA_WIDTH が 4 の場合は D[3:0] を使用し、D[7:4] を 0 に接続する必要があります。
T	TX FPGA	入力	非同期	T は、TX_BITSLICE から出力バッファーのトライステートピンまでの組み合わせパスを割り当てます。トライステート制御信号をインターコネクトロジックから供給する場合は、T ポートを使用する必要があります。ビットスライスの T 入力については、シリアルビットストリームのブロックトライステートとしての使用が確認できます。ニブル内の各 TX_BITSLICE には 1 つの T 入力があり、つまり、1 バイト (バイト = 2 ニブル) に 13 の T 入力が備わっていることになります。ロジック High は出力バッファーがトライステートであることを示し、ロジック Low はこれがトライステートでないことを示します。アクティブ High です。
TBYTE_IN	TX FPGA	入力	PLL_CLK (BITSLICE_CONTROL)	TBYTE_IN は、RXTX_BITSLICE の TX_BITSLICE 側の 1 ビット幅入力です。トライステートを使用する場合、TX_BITSLICE_TRI コンポーネントを使用して BITSLICE_CONTROL の TBYTE_IN[3:0] トライステートバス入力をシリアライズする必要があり、シリアル出力データストリーム内の個々のビットをトライステートできるようにします。BITSLICE_CONTROL の TBYTE_IN[3:0] ポートは処理され、BITSLICE_CONTROL を通過して TX_BITSLICE_TRI へ接続されます。その後 TRI_OUT をニブル内の各 TX_BITSLICE の TBYTE_IN 入力ポートに接続します。BITSLICE_CONTROL の TBYTE_IN が High の場合は出力バッファーがトライステートでないことを示し、ロジック Low の場合はこれがトライステートであることを示します。
RST	TX FPGA	入力	非同期	送信側 (TX_BITSLICE)、非同期アサート、および同期ディアサートをリセットします。アクティブ High です。RST がアサートされる間 O は INIT 属性値にリセットされます。確定的なブリングアップには、ネイティブモードのブリングアップおよびリセットの手順に従います。
CLK	TX FPGA	入力	非同期	LOAD、CE、および INC のサンプリングに使用される遅延ラインクロックです。RXTX_BITSLICE の TX 部分にある出力遅延エレメントへの制御入力はすべて、クロック入力 (CLK) に同期します。遅延を VARIABLE または VAR_LOAD に設定した場合、クロックは必ずこのポートに接続してください。CLK はローカル反転可能で、グローバルクロックバッファーから供給する必要があります。
CE	TX FPGA	入力	CLK	出力遅延ラインレジスタクロックのクロックイネーブル信号です。注記: 遅延が適用されるには最大 3 クロックサイクル (CLK) かかります。この間、出力データにグリッチが発生しないよう、入力データは変化しないようにする必要があります。
RST_DLY	TX FPGA	入力	非同期 (CLK に同期してディアサートされる)	トランスミッターロジック内の遅延ライン用のリセットポートです。内部遅延ラインを DELAY_VALUE 属性で指定した値にリセットします。
INC	TX FPGA	入力	CLK	インクリメント/デクリメント機能は、イネーブル信号 (CE) で制御されます。このインターフェイスは、遅延ラインが VARIABLE モードまたは VAR_LOAD モードの場合にのみ使用できます。CE が High を維持している間、遅延ラインは 1 クロック (CLK) サイクルごとに 1 タップずつインクリメントまたはデクリメントされます。INC のステートにより、遅延ラインのインクリメントまたはデクリメントが決定されます。たとえば、INC = 1 のときインクリメント、INC = 0 のときデクリメントします。いずれの場合もクロック (CLK) に同期します。CE が Low の場合は、INC のステートに関係なく遅延は変化しません。CE が High になると、クロックの次の立ち上がりエッジからインクリメント/デクリメントが開始します。CE が Low になると、クロックの次の立ち上がりエッジでインクリメント/デクリメントが終了します。遅延ラインプリミティブのプログラム可能な遅延タップはラップアラウンドします。つまり、遅延タップの最後 (CNTVALUEOUT = 511) に到達すると、次のインクリメント機能はタップ 0 に戻ります。デクリメント機能についても同様で、タップ 0 に到達するとタップ 511 に戻ります。
LOAD	TX FPGA	入力	CLK	VAR_LOAD モードおよび UPDATE_MODE = ASYNC の場合、この入力は、CNTVALUEIN で設定された値を遅延ラインに読み込みます。CNTVALUEIN[8:0] に現れる値が新しいタップ値となります。LOAD は入力クロック信号 (CLK) に同期したアクティブ High の信号です。新しい値を CNTVALUEIN バスに適用してから LOAD 信号を適用するまで少なくとも 1 クロックサイクル待機してください。LOAD 動作の間、CE を Low に保つ必要があります。注記: 遅延が適用されるには最大 3 クロックサイクル (CLK) かかります。この間、出力データにグリッチが発生しないよう、入力データは変化しないようにする必要があります。
EN_VTC	TX FPGA	入力	非同期	電圧、温度、プロセスによる変動の補正を有効にします。 High: BITSLICE_CONTROL が VT に対して遅延を一定に保つことができるようにする。VT の補正を有効にする間 BITSLICE_CONTROL の EN_VTC は High の必要があります。 Low: VT 補正機能が無効になる。 TIME モードを使用する場合、初期 BISC (ビルトインセルフキャリブレーション) の間、EN_VTC 信号を High にする必要があります。 COUNT モードで使用する場合、EN_VTC 信号を Low にする必要があります。ビットスライスがニブル内で COUNT および TIME の両モードで用られる場合、TIME モードで使用するビットスライスに対して EN_VTC を High にし、COUNT モードで使用するビットスライスに対しては High または Low にする必要があります。
CNTVALUEIN[8:0]	TX FPGA	入力	CLK	CNTVALUEIN バスは、読み込み可能なタップ値を動的に変更する場合に使用します。CNTVALUEIN バスの 9 ビット値は、LOAD 後に遅延ラインが設定される新しいタップ値です。LOAD 前にこのバスに値を 1 クロックサイクル以上供給します。遅延ラインは、一度に 1 タップ～ 8 タップに変更できます。注記: EN_VTC を使用して VT 補正を実行し、遅延を変更する場合、プログラムした遅延のみが補正されます。変更後の出力遅延を補正する必要のあるアプリケーションでは、RIU インターフェイスを使用して入力遅延を出力遅延と同じ値にプログラムする必要があります ( 表: レジスタビットの説明 (ODELAYxx) および表: レジスタビットの説明 (IDELAYxx) 参照)。
CNTVALUEOUT[8:0]	TX FPGA	出力	CLK	CNTVALUEOUT ピンは、現在のタップ値のレポートおよび現在の遅延に含まれるタップ総数の読み出しに使用されます。EN_VTC が High になると、CNTVALUEOUT は BITSLICE_CONTROL によって更新されます。
O	I/O TX	出力	PLL_CLK (BITSLICE_CONTROL)	TX_BITSLICE からのシリアライズされた出力データです。出力バッファー (または双方向バッファー) に接続する必要があります。
T_OUT	I/O TX	出力	PLL_CLK (TBYTE_CTL が TBYTE_IN に設定されている場合) それ以外は非同期 (BITSLICE_CONTROL)	TX_BITSLICE からのトライステート出力です。出力バッファー (または双方向バッファー) に接続する必要があります。TBYTE_CTL を T に設定した場合は組み合わせ出力に TBYTE_CTL を、TBYTE_IN に設定した場合はシリアライズされた出力にできます。
次の RX/TX_BIT_CTRL_OUT ピンおよび RX/TX_BIT_CTRL_IN ピンは、RXTX_BITSLICE (RX_BITSLICE および/または TX_BITSLICE) と BITSLICE_CONTROL との間の 40 ビットバス接続です。これらの 40 ビットバスは、RXTX_BITSLICE (RX_BITSLICE、TX_BITSLICE)、TX_BITSLICE_TRI、および BITSLICE_CONTROL との間 (逆方向も可) でデータ、クロック、RIU、およびステータスの各信号を伝送します。ビットスライスを使用する場合は、これらのバスを適切な BITSLICE_CONTROL の入力バスおよび出力バスに接続する必要があります。例: RXTX_BITSLICE_2 を使用する場合、その RXTX_BITSLICE の RX/TX_BIT_CTRL_OUT を BITSLICE_CONTROL RX/TX_BIT_CTRL_IN2 に接続し、RXTX_BITSLICE バスの RX/TX_BIT_CTRL_IN を BITSLICE_CONTROL RX/TX_BIT_CTRL_OUT2 バスに接続する必要があります。これらのバスは、BITSLICE_CONTROL とビットスライス間の専用配線で構成されており、ロジックからアクセスや使用はできません。また、これらのバスへは ILA や VIO を接続できず、バスのコンテンツおよびビット名は開示されていないため、シミュレーションでこれらのバスを表示させても意味はありません。
RX_BIT_CTRL_IN[39:0]		入力	N/A	BITSLICE_CONTROL からの入力バスです。
RX_BIT_CTRL_OUT[39:0]		出力	N/A	BITSLICE_CONTROL への出力バスです。
TX_BIT_CTRL_IN[39:0]		入力	N/A	BITSLICE_CONTROL からの入力バスです。
TX_BIT_CTRL_OUT[39:0]		出力	N/A	BITSLICE_CONTROL への出力バスです。
注記: 1. I/O RX: RXTX_BITSLICE の RX_BITSLICE 側と I/O バッファー間の接続です。 I/O TX: RXTX_BITSLICE の TX_BITSLICE 側と I/O バッファー間の接続です。 RX FPGA: RXTX_BITSLICE の RX_BITSLICE 側とロジック間の双方向の接続です。 TX FPGA: RXTX_BITSLICE の TX_BITSLICE 側とロジック間の双方向の接続です。