RXTX_BITSLICE のトランスミッターには、8 ビットの入力パラレル レジスタがあります。4 ビット モードでは、ビット [3:0] のみを使用してロジックからのデータを格納します。パラレル データのキャプチャ、および RXTX_BITSLICE のレジスタに対するクロッキングは内部生成されたクロックで実行されます。これらのクロックを生成するために、PLL が生成した高速マスター クロック (PLL_CLK) が RXTX_BITSLICE のトランスミッター側で使用されます。BITSLICE_CONTROL プリミティブについて説明した 「 ネイティブ モードのブリングアップおよびリセット 」 の手順に従ってください。
8 ビット入力レジスタは、4 ビット値、それから 2 ビット値へとマルチプレクスします。このような 2 ビットのデータはマルチプレクサーを通過し、出力遅延ラインに入ります。出力遅延ラインは IOB の出力バッファーに接続されます ( この図 )。
RXTX_BITSLICE にはループバック属性があり、遅延ラインの出力にあるトランスミッターの出力をその入力にあるレシーバーへループバックできます。
注記: これは、アプリケーションのデバッグや制御に非常に有効なオプションです。
2 つのトライステート機能がトランスミッターを通過しています ( この図 )。選択したトライステート機能がトランスミッターで TBYTE_CTL 属性によって設定されます。
• トランスミッターは、BITSLICE_CONTROL の PLL_CLK 入力に供給される高速クロックで動作します。BITSLICE_CONTROL プリミティブでは、クロック ジェネレーターによりトランスミッターのクロックがすべて確実に生成されます。
• PLL_CLK は、同じクロック領域にある I/O バンクの後ろに位置する 2 つの PLL のうち 1 つによって生成されるのが最善です。 「 BITSLICE_CONTROL 」 セクションの 「 ネイティブ モードのブリングアップおよびリセット 」 セクションに従うと、FPGA インターコネクトと内部 RXTX_BITSLICE クロックが調整されます。
• RXTX_BITSLICE の D 入力に現れるデータは、ビット スライスでキャプチャされ、BITSLICE_CONTROL で生成されたクロックによってビット スライス出力にシリアライズされます。
• 8 ビットまたは 4 ビット幅のこのデータは、適用した BITSLICE_CONTROL の PLL クロックのレートでシリアライズおよび送信されます。
• RXTX_BITSLICE または TX_BITSLICE のトランスミッター部は一般にデータ ビットのシリアル送信に使用されますが、ビット スライスの D 入力がスタティックなレベルになれば、考えられるあらゆる信号フォーマットを生成および送信に使用できます。D[7:0] または D[3:0] 入力が 10101010 または 1010 になると、50/50 クロック パターンが生成されます。
• 各トランスミッターの OUTPUT_PHASE_90 属性は、位相が一致したデータとクロックの生成または 90° 位相がずれたデータやクロックのセットアップに役立ちます。
トランスミッター全体のレイテンシ
• OUTPUT_PHASE_90 = FALSE に設定した場合の、8 パラレル ビットの読み込みから最初のシリアル出力ビットまでのレイテンシを次の数式に示します。 This Equation は 8 ビットの場合です ( この図 )。
T はパラレル読み込みまたはインターコネクト ロジック クロックの周期です。
This Equation
は 4 ビットの場合です
(
この図
)。
• OUTPUT_PHASE_90 = TRUE に設定した場合の、8 パラレル ビットの読み込みから最初のシリアル出力ビットまでのレイテンシを次の数式に示します。 This Equation は 8 ビットの場合です ( この図 )。
T はパラレル読み込みまたはインターコネクト ロジック クロックの周期です。
This Equation
は 4 ビットの場合です
(
この図
)。
T はパラレル読み込みまたは FPGA ロジック クロックの周期です。
TX_BITSLICE の場合、ファブリック クロックは TX_BITSLICE に直接接続しません。PLL と BITSLICE_CONTROL で分周クロックを生成します。DATA_WIDTH=4 の場合、分周クロックは反転します。クロックおよびデータの送信は同様の動作となるため、同じクロッキング規則に従う必要があります。
° クロック送信は、ニブル内のどの RXTX_BITSLICE からでも実行できます。
° 生成されたクロックは、トランスミッターの D[7:0] ピンに適用されたパターンによって異なります。
° たとえば、 01010101 が適用された場合、RXTX_BITSLICE の PLL_CLK の半分の周波数で動作する 50/50 クロックが生成されます。
• 1250Mb/s の出力データ レートが必要であり、クロック生成も必要であると想定します。
° 1250Mb/s には、BITSLICE_CONTROL の PLL_CLK に接続される、PLL が生成する 1250MHz の高速クロックが必要です。