Vitis 統合フロー (従来のプラットフォーム開発フローとも呼ばれる) は、自動的に Vivado Design Suite を起動し、リンクされたシステム デザインを合成し、デザイン エレメントを配置配線し、タイミングを解決し、デザインのビットストリームまたは PDI を生成します。ほとんどの場合、Vitis ツールにより、ハードウェア デザインの合成とインプリメンテーションの基礎的なプロセスが完全に抽象化されます。アプリケーション開発者はハードウェア開発プロセスを意識する必要はなく、ロジックの配置や配線遅延などの制約を管理する必要もありません。Vitis ツールでは、FPGA インプリメンテーション プロセスのほとんどが自動化されています。
このフローは、自動化されていますが、手動で介入することもできます。プロセスは一連の主なステップに分かれており、必要であれば、中断してカスタマイズできます。特に大型デザインをインプリメントするときなど、Vitis コンパイラで運用される合成およびインプリメンテーション
プロセスを一部制御する必要がある場合もあります。そのため、v++ コンフィギュレーション
ファイルまたはコマンド ラインでオプションを指定することにより、Vitis
ツールでこれらを制御できるようになっています。次のセクションでは、Vivado
合成およびインプリメンテーション結果を制御する方法の一部について説明します。
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--vivadoオプションを使用して Vivado ツールを管理する。 - 複数のインプリメンテーション ストラテジを使用して、困難なデザインでタイミング クロージャを達成する。
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-to_stepおよび-from_stepオプションを使用して、コンパイルまたはリンクを特定の段階まで実行し、デザインを手動で操作して、その段階から再開する。 - Vivado プロジェクトをインタラクティブに編集し、その結果を FPGA バイナリの生成に使用する。