直接接続を持つレジスタ <cell_name1> と <cell_name2> の間に 1 つ以上のマルチサイクル パスが定義され、CE
ピンが VCC
に接続されています (Vivado IDE の Timing Constraint ウィンドウの制約位置 <position>
を参照)。これにより、パス要件が不正確になる可能性があります。
直接接続を持つレジスタ <cell_name1> と <cell_name2> の間に 1 つ以上のマルチサイクル パスが定義され、CE
ピンが VCC
に接続されています (Vivado IDE の Timing Constraint ウィンドウの制約位置 <position>
を参照)。これにより、パス要件が不正確になる可能性があります。