[Interconnect] - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック (UG906)

Document ID
UG906
Release Date
2023-10-19
Version
2023.2 日本語

タイミング パスの解析に使用するインターコネクト モデルを選択します。

actual
配線済みデザインの最も正確な遅延を使用します。
estimated
インプリメンテーション前のデバイス上のデザインの配置および接続に基づく見積もりインターコネクト遅延を使用します。デザインが完全に配線されている場合でも、見積もり遅延を指定できます。
none
タイミング解析にインターコネクト遅延を使用しません。ロジック遅延のみを適用します。これは、ロジック遅延がタイミング パス要件を越えているパスや大きな割合を占めているパスを特定するのに役立ちます。

同等 Tcl コマンド:

set_delay_model -interconnect <arg>

set_delay_model の詳細は、 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835) を参照してください。