BUFGCE_DIVIDE プロパティが 1 より大きい値に設定れている並列の BUFGCE_DIV セルで駆動されるクロックのパスが安全にタイミング解析されるようにするため、両方の <buffer> および <buffer> に同じイネーブル信号 (CE) および同じクリア信号 (CLR) を使用する必要があります。クリア信号は、電源またはグランドには接続できません。接続すると、ハードウェアで分周クロックが位相シフトされたものになる可能性があります。安全なクロック スタートアップ リセット回路を使用して、両方の BUFGCE_DIV バッファーを同時にリセットすることをお勧めします。