クロック <clock_name> と <clock_name> は一緒にタイミング解析されていますが、位相関係がありません。このデザインは、ハードウェアでエラーとなる可能性があります。クロックの 1 つは、位相検出器を使用しない DPLL <cell> から供給されているか、またはその受信クロックが CLKIN_DESKEW ピンに接続されていません。これらの条件では、クロックの関係が不明であるため、DPLL のマスター クロックとその自動派生クロック (またはダウンストリーム生成クロック) の間は安全にタイミング解析できません。