[Hard IP Block] 列の設定により、次の AMD UltraScale+™ デバイスの統合 IP ブロックに関連する消費電力を計算できます。
- PCIe
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PCI Express コアは、信頼性、帯域幅、拡張性の高いシリアル インターコネクトです。GT と組み合わせてハード GEN1、GEN2、または GEN4 PCIe インターフェイスを使用する場合は、PCIe を選択します。オプションの 500 MHz コア クロック周波数で動作するハード GEN3/GEN4 PCIe インターフェイスを使用する場合は、[PCIe_500] を選択します。
- 100G イーサネット
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100 Gb/s イーサネット (100G MAC) 用統合ブロックは、高性能、低レイテンシの 100 Gb/s イーサネット ポートを提供し、広範囲にわたるユーザー カスタマイゼーションと統計情報の収集を可能にします。デザインで 100 Gb/s イーサネット用統合ブロックを使用する場合は、[CMAC] を選択します。低データ トグル レートを使用する場合は、[CMAC-Low] を選択し、ワースト ケース データ トグル レートには [CMAC-High] を選択します。この IP ブロックに関する詳細は、 『UltraScale Devices Integrated Block for 100G Ethernet LogiCORE IP 製品ガイド』 (PG165) を参照してください。
- Interlaken
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Interlaken 用統合ブロックは、次の機能を実現するスケーラブルなチップ間インターコネクト プロトコルです。レーン ロジック専用モードにより、各シリアル トランシーバーを使用して、すべての機能を備えた Interlaken インターフェイスを構築できます。48 個のシリアル トランシーバーを搭載したデバイスでは、最大 600 Gb/s の合計スループットを維持できます。統合された各 IP コアでサポートされるプロトコル ロジックは、最大 150 Gb/s まで拡張できます。
デザインで Interlaken 用統合ブロックを使用する場合は [ILKN] を選択します。低い TX データ トグル レートを使用する場合は [ILKN-Low] を選択し、ワースト ケース データ トグル レートには [ILKN-High] を選択します。この IP ブロックの詳細は、 『Integrated Interlaken 150G LogiCORE IP 製品ガイド』 (PG169) を参照してください。
これらの IP ブロックは、GTH または GTY トランシーバーと組み合わせて統合型ソリューションをインプリメントするように設計されています。Transceiver Configuration ウィザードを使用して、適宜 GTH または GTY トランシーバー コンフィギュレーションと統合ハード IP ブロックを組み合わせることができます。Transceiver Configuration ウィザードを開くには、GTH タブの上部にある Create GTH をクリックします。または、[GTY] タブの上部にある Create GTY をクリックします。