PCIE - 2024.1 日本語

Power Design Manager ユーザー ガイド (UG1556)

Document ID
UG1556
Release Date
2024-05-30
Version
2024.1 日本語

AMD Versal™ アダプティブ SoC デバイスには、MAC 列に PCIe と示される専用の PCIe® コアがあります。これは DMA が内蔵されていない Gen4x8 コアで、Gen1、Gen2、Gen3、Gen4 のライン レートがサポートされています。リンク幅は x1、x2、x4、x8、または x16 です (x16 では Gen1 ~3 のスピードのみをサポート)。 PCIe® ブロック、ブロック RAM/UltraRAM、GT、ファブリック クロッキングの組み合わせにより、PCI Express の 3 層 (物理層、データ リンク層、およびトランザクション層) すべてがインプリメントされます。詳細は、 『Versal Adaptive SoC Integrated Block for PCI Express LogiCORE IP 製品ガイド』 (PG343) を参照してください。

Versal プレミアム デバイスは、Gen5x4 データ レートまでをサポートできる PCIe5 をサポートします。

PCIe/PCIe5 ハード ブロックは、Create GTY/GTYP WizardPCIe、または GTY/GTYP ページから入力できます。

図 1. GTY/GTYP ウィザードを使用した PCIe セットアップ
図 2. PCIe の構成