UltraScale+ の電源ドメイン - 2023.2 日本語

Power Design Manager ユーザーガイド (UG1556)

Document ID: UG1556
Release Date: 2023-10-18
Version: 2023.2 日本語

次に、AMD UltraScale+™ のリソースとそれらの電源を示します。

表 1. UltraScale+ リソースとその電源
電源	リソース
V_CCINT	すべての CLB リソースすべての配線リソースすべてのクロックバッファーを含めたクロックツリー全体ブロック RAM/FIFO DSP スライスすべての入力バッファー IOB 内のロジックエレメント (ILOGIC/OLOGIC) Tri-Mode Ethernet MAC クロックマネージャー (MMCM、PLL、DCM など) MGT の PCIe および PCS 部分
V_CCBRAM	ブロック RAM と UltraRAM のメモリアレイ
V_CCO ⁽¹⁾	すべての出力バッファー一部の入力バッファー入力終端 DCI の基準抵抗
V_CCAUX ^VCCAUX_IO	クロックマネージャー (MMCM、PLL、DCM など)(1) IODELAY/IDELAYCTRL すべての出力バッファー差動入力バッファー V_REF ベースのシングルエンド I/O 規格 (HSTL18_I など)
M_GTAVCC M_GTAVTT M_GTVCCAUX V_{CCINT_GT}	トランシーバーの PMA 回路のアナログ電源電圧トランシーバー終端回路クワッド PLL GTM コア電源
V_{CC_PSINTFP} V_{CC_PSINTLP} V_{CC_PSAUX} V_{CCPSINTFP_DDR} V_{CC_PSPLL} V_{PS_MGTRAVCC} V_{PS_MGTRAVTT} V_{CCO_PSDDR} V_{CCO_PSDDR_PLL} V_{CCO_PSIO} V_{CCINT_VCU}	Zynq UltraScale+ MPSoC ⁽²⁾: プロセッサメモリ I/O ペリフェラル
V_{CCINT_IO}	HPIO バンクの入力バッファー HPIO バンクの出力バッファー ISERDES/OSERDES IDDR、ODDR IFF、OFF IDELAY、ODELAY BITSLICE - すべてのコンポーネント HBM HBM AXI スイッチ HBM MC PHY クロック IO (読み出しおよび書き込み)
これらのリソースは、一部のデバイスファミリでのみ使用可能です。詳細は、各デバイスのデータシートおよびユーザーガイドを参照してください。バンク 0 の V^CCO (V^CCO_0 または V^CCO_CONFIG) は、バンク 0 のすべての I/O およびコンフィギュレーション回路に電力を供給します。詳細は、各デバイスのユーザーガイドを参照してください。