説明
アクティブ ソリューションの Vitis HLS プロジェクトを合成します。
このコマンドはアクティブ ソリューションのコンテキストでのみ実行可能です。データベースにあるエラボレート済みデザインは、設定されている制約に基づいて、スケジューリングされて RTL にマップされます。
構文
csynth_design [OPTIONS]オプション
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-dump_cfg - 合成前の制御フロー グラフ (CFG) を記述します。
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-dump_post_cfg - 合成後の制御フロー グラフ (CFG) を記述します。
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-synthesis_check - 合成前のデザイン ルール チェックを実行しますが、RTL は生成しません。
例
最上位デザインで Vitis HLS 合成を実行します。
csynth_design