下位ネットリストのデザインへのインスタンシエーション - 2023.2 日本語

Vivado Design Suite ユーザー ガイド: 合成 (UG901)

Document ID
UG901
Release Date
2023-11-01
Version
2023.2 日本語

最上位デザインを下位ネットリストまたはサードパーティ ネットリストと共に実行するには、下位ネットリストをブラック ボックスとしてインスタンシエートし、下位ネットリストのポートを Vivado ツールに示します。ボトムアップ アウト オブ コンテキスト フローの設定 では、これをスタブ ファイルと呼んでいます。

重要: Vivado ツールに示すポート名とネットリストのポート名が一致している必要があります。

VHDL では、次のコード例に示すように、component 文にポートを記述します。

component <name>
port (in1, in2 : in std_logic;
out1 : out std_logic);
end component;

Verilog にはコンポーネントに相当するものはないので、ラッパー ファイルを使用して Vivado ツールにポートを示します。ラッパー ファイルは通常の Verilog ファイルと同じですが、次の例に示すように、ポート リストのみが含まれます。

module <name> (in1, in2, out1);
input in1, in2;
output out1;
endmodule