VHDL への Verilog のインスタンシエート - 2023.2 日本語

VHDL デザインに Verilog モジュールをインスタンシエートするには、次の手順に従います。

1. インスタンシエートする Verilog モジュールと同じ名前の VHDL コンポーネントを宣言します。Verilog モジュールをインスタンシエートする際、VHDL の直接エンティティ インスタンシエーションはサポートされません。
2. 大文字/小文字の別を確認します。
3. VDHL コンポーネントをインスタンシエートするのと同様に、Verilog コンポーネントをインスタンシエートします。
   • VHDL コンフィギュレーション宣言を使用して、このコンポーネントを特定のライブラリからの特定のデザイン ユニットにバインドする方法はサポートされていません。サポートされるのは、デフォルトの Verilog モジュール バインドのみです。
   • VHDL デザインにインスタンシエートできる Verilog コンストラクトは Verilog モジュールのみです。その他の Verilog コンストラクトは VHDL コードで認識されません。
   • Vivado 合成では、エラボレーションの段階で、デフォルトのバインド処理が実行されるすべてのコンポーネントは、対応するコンポーネントの名前と同じ名前のデザイン ユニットとして扱われます。
   • バインド段階では、Vivado 合成がコンポーネント名を VHDL デザイン ユニット名として扱い、work という論理ライブラリ内で検索されます。
     • Vivado 合成では、VHDL デザイン ユニットが見つかった場合は、Vivado 合成でそれがバインドされます。
     • Vivado 合成では、VHDL デザイン ユニットが見つからない場合、コンポーネント名は Verilog モジュール名として扱われ、大文字/小文字を区別して検索されます。Vivado 合成では、最初に名前が一致した Verilog モジュールが選択されてバインドされます。
   • ライブラリは統一されているため、VHDL デザイン ユニットと同じ名前の Verilog セルを同じ論理ライブラリに共存させることはできません。
   • 同じ名前のセルまたはユニットが新しくコンパイルされると、以前にコンパイルされたセルまたはユニットが上書きされます。