RETIMING_BACKWARD の VHDL 例 - 2023.2 日本語
Vivado Design Suite ユーザー ガイド: 合成 (UG901)
Document ID
UG901
Release Date
2023-11-01
Version
2023.2 日本語
attribute retiming_backward : integer; attribute retiming_backward of my_sig : signal is 1;