Verilog ビヘイビアー記述のモジュール インスタンシエーションのコード例 - 2023.2 日本語

module top (A, B, C, O); input A, B, C; output O;
wire tmp;

example inst_example (.A(A), .B(B), .O(tmp));

assign O = tmp | C;

endmodule