Vivado ツールには、設計手法に従っているかどうかをチェックするための設計手法レポート機能が含まれています。デザイン プロセスの段階によって、異なるチェックが実行されます。
- RTL デザイン: RTL リント スタイル チェック
- 合成済みおよびインプリメンテーション済みデザイン: ネットリスト、制約、およびタイミング チェック
プロジェクト モードでは、インプリメンテーション (opt_design または route_design) 中にデフォルトで自動的に設計手法レポート ([Report Methodology] コマンド) が実行されます。これらのチェックを手動で実行するには、次のいずれかの方法を使用します。
- Tcl プロンプトで、検証するデザインを開き、
report_methodologyTcl コマンドを入力します。 - これらのチェックを Vivado IDE から実行するには、検証するデザインを開き、 をクリックします。
推奨: よくあるデザイン問題を見つけるには、デザインを最初に合成したときにこのレポートを実行します。そして、モジュールの大幅な変更、制約の変更、またはクロッキング回路の変更後にこのレポートを再実行します。
注記:
AMD が提供する IP コアでは、違反は既に確認されています。
違反が検出された場合は、次の図に示す Methodology ウィンドウに表示されます。デザインで特定の手法違反を修正する必要がない場合は、違反とその影響を理解し、なぜその違反がデザインに悪影響を与えないかを把握しておく必要があります。
重要: 良い QoR を達成し、タイミング解析が正確なものになるようにし、ハードウェアを安定したものにするため、すべてのクリティカル警告およびほとんどの警告を解決する必要があります。詳細は、
『Versal アダプティブ SoC システム統合および検証設計手法ガイド』 (UG1388) のこのセクションを参照してください。安全に無視できる設計手法チェック違反は、除外してレポートされないようにすることができます。詳細は、
『Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック』 (UG906) のこのセクションを参照してください。
注記: RAMB および DSP プリミティブのオプションのパイプライン処理に関する設計手法チェック (SYNTH-6、SYNTH-11、SYNTH-12、および SYNTH-13) は、プリミティブのすべての入力パスまたは出力パスのセットアップ タイミングが 1 ns を超える場合はレポートされません。
図 1.
Methodology ウィンドウ
設計手法レポート生成の詳細は、 『Vivado Design Suite ユーザー ガイド: システム レベル デザイン入力』 (UG895) を参照してください。また、 『Vivado Design Suite ユーザー ガイド: デザイン解析およびクロージャ テクニック』 (UG906) のこのセクションも参照してください。