- 为了与具有可调内部延迟的 PHY 对接，GEMx_TX_DATA[0:3]/GEMx_TX_CTRL 与 GEMx_TX_CLK 之间的偏差应在 50 ps 范围内。
- 为了与具有可调内部延迟的 PHY 对接，GEMx_RX_DATA[0:3]/GEMx_RX_CTRL 与 GEMx_RX_CLK 之间的偏差应在 50 ps 范围内。
- 与无内部延迟的 PHY 对接时，在板上，TX_DATA[0:3] 线路应与 TX_CLK 保持相对偏差，以满足 PHY 的建立/保持时间要求。在板上，RX_DATA[0:3] 线路应与 RX_CLK 保持相对偏差，以满足 Versal 器件的建立/保持时间要求。
- 确保满足 Versal 与以太网 PHY 器件的建立和保持时间要求。
- 为了验证是否满足建立和保持时间要求，请参阅以下公式：
- 定义：
- Clock_Period = 以太网接口时钟 GEMx_TX_CLK 或 GEMx_RX_CLK 的时钟周期（1/FGEMTXCLK 或 1/FGEMRXCLK）
- TGEMTXCKO max/min = Versal 自适应 SoC TX 时钟到输出延迟
- TGEMRXDCK = Versal 自适应 SoC RX 建立时间
- TGEMRXCKD = Versal 自适应 SoC RX 保持时间
- CTO max/min（以太网）= 以太网器件时钟到输出延迟（请参阅以太网器件数据手册）
- Tsetup（以太网）= 以太网器件建立时间（请参阅以太网器件数据手册）
- Thold（以太网）= 以太网器件保持时间（请参阅以太网器件数据手册）
- Max_PCB_trace_delay = GEMx_TX_CLK、GEMx_TX_DATA[0:3] (TX) 和 GEMx_RX_CLK, GEMx_RX_DATA[0:3] (RX) 之间的最大 PCB 走线延迟
- Min_PCB_trace_delay = GEMx_TX_CLK, GEMx_TX_DATA[0:3] (TX)、GEMx_RX_CLK 和 GEMx_RX_DATA[0:3] (RX) 之间的最小 PCB 走线延迟
- 公式：
- TX：
- Tsetup（以太网）≤ TGEMTXCKO max +（GEMx_TX_CLK PCB 走线延迟与最大 GEMx_TX_DATA[0:3] PCB 走线延迟之间的偏差）
- Thold（以太网）≤ TGEMTXCKO min +（GEMx_TX_CLK PCB 走线延迟与最小 GEMx_TX_DATA[0:3] PCB 走线延迟之间的偏差）注释： 请参阅本节项目符号列表的前两项，以获取有关偏差准则的信息。
- RX：
- TGEMRXDCK ≤ CTO max（以太网）+（GEMx_RX_CLK PCB 走线延迟与最大 GEMx_RX_DATA[0:3] PCB 走线延迟之间的偏差）
- TGEMRXCKD ≤ CTO min（以太网）+（GEMx_RX_CLK PCB 走线延迟与最小 GEMx_RX_DATA[0:3] PCB 走线延迟之间的偏差）注释： 请参阅本节项目符号列表的前两项，以获取有关偏差准则的信息。
- TX：
- 定义：
- 确保 PCB 上适当的信号完整性：
-
Versal 器件的近端或远端无反射：
- 30Ω 串联终端可布局在自适应 SoC 附近的 GEMx_TX_CLK 线路上和 PHY 附近的 GEMx_RX_CLK 线路上，并尽可能靠近相应的管脚。
- 这是大多数建立时间的最佳选择
- 通过仿真确保良好的信号完整性
- 30Ω 串联终端可布局在自适应 SoC 附近的 GEMx_TX_CLK 线路上和 PHY 附近的 GEMx_RX_CLK 线路上，并尽可能靠近相应的管脚。
- 确保满足 Versal 与以太网器件的 VIH/VIL 和 VOH/VOL 电平要求
- 值可以在 Versal 自适应 SoC 数据手册的“PSIO 电平”章节中找到。
- 务必为所使用的电压选择正确的电平（即 LVCMOS18、LVCMOS33）。
-
Versal 器件的近端或远端无反射：
- 与具有可调 TX/RX 延迟的 PHY 对接时，PHY 内部延迟可通过软件调整，以满足 Versal 和 PHY 器件的建立/保持时间要求。