USB 2.0

ULPI 接口 (60 MHz)：

• USB_ULPI_DATA[7:0]/USP_ULPI_DIR/USB_ULPI_NXT/USB_ULPI_STP 和 USB_ULPI_CLK 之间的偏差应在 50 ps 范围内。
• 为实现最优性能，自适应 SoC 与 ULPI PHY 器件之间的走线延迟应限制为 1.3 ns
• 确保满足 Versal 与 ULPI 器件的建立和保持时间要求。为了验证是否满足建立和保持时间要求，请参阅以下公式：
  • 定义：
    • Clock_Period = ULPI 接口时钟 USB_ULPI_CLK 的时钟周期 (1/F_ULPICLK)
    • T_ULPICKO = Versal 自适应 SoC ULPI 时钟到输出延迟
    • T_ULPIDCK = Versal 自适应 SoC ULPI 建立时间
    • T_ULPICKD = Versal 自适应 SoC ULPI 保持时间
    • Tsetup (ULPI) = ULPI 器件建立时间（请参阅 ULPI 器件数据手册）
    • Thold (ULPI) = ULPI 器件保持时间（请参阅 ULPI 器件数据手册）
    • CTO max/min (ULPI) = ULPI 器件时钟到输出延迟（请参阅 ULPI 器件数据手册）
    • Max_PCB_trace_delay = USB_ULPI_CLK、USB_ULPI_DATA[7:0] 之间的最大 PCB 走线延迟
    • Min_PCB_trace_delay = USB_ULPI_CLK、USB_ULPI_DATA[7:0] 之间的最小 PCB 走线延迟
  • 公式：
    • ULPI PHY 写入
      • Tsetup (ULPI) ≤ Clock_Period – T_ULPICKO max – 2 x Max_PCB_trace_delay
      • Thold (ULPI) ≤ T_ULPICKO min + 2 x Min_PCB_trace_delay
    • ULPI PHY 读取
      • T_ULPIDCK ≤ Clock_Period – CTO max (ULPI) –（USB_ULPI_CLK PCB 走线延迟与最大 USB_ULPI_DATA[7:0] PCB 走线延迟之间的偏差）
      • T_ULPICKD ≤ CTO min (ULPI) –（USB_ULPI_CLK PCB 走线延迟与最小 USB_ULPI_DATA[7:0] PCB 走线延迟之间的偏差）
• 确保 PCB 上适当的信号完整性：
  • Versal 器件的近端或远端无反射。
    • 30Ω 串联终端可布局在 USB_ULPI_DATA[7:0] 和 USB_ULPI_STP 线路上，并尽可能靠近自适应 SoC 管脚。
      • 这是大多数建立时间的最佳选择。
      • 通过仿真确保良好的信号完整性。
  • 确保满足 Versal 与 ULPI 器件的 V_IH/V_IL 和 V_OH/V_OL 电平要求。
    • 值可以在 Versal 自适应 SoC 数据手册的“PSIO 电平”章节中找到。
    • 务必为所使用的电压选择正确的电平（即 LVCMOS18、LVCMOS33）。