- QSPIx_IO[3:0] 与 QSPIx_CS_b 线路之间相对于 QSPIx_CLK 的 PCB 偏差应在 50 ps 范围内。
- 为实现最优性能，自适应 SoC 与 QSPI 器件之间的走线延迟应限制为 0.5 ns。
- QSPIx_CLK 工作频率较高时 (>37.5 MHz)，QSPI_LPBK_CLK (MIO[6]) 应保持断开连接状态。这是环回功能正常工作所必需的（频率 >37.5 MHz 时需要环回）。
- 强烈建议对读取和写入操作的 QSPIx_CLK 和 QSPI_IO[0:3] 线路执行信号完整性分析。
- 将连接到 VCCO_500 的 4.7 kΩ 上拉电阻器布局在 QSPIx_IO[3]、写保护/QSPIx_IO[2] 和 QSPIx_CS_b 线路上。QSPIx_IO[3] 与 HOLD 共享，QSPIx_IO[2] 与写保护功能共享。
- 确保走线具有适当的信号完整性：
- Versal 器件的近端和远端应无反射。
- 确保满足 Versal 器件的 VIH/VIL 和 VOH/VOL 电平要求：
- 值可以在 Versal 自适应 SoC 数据手册的“PSIO 电平”章节中找到。
- 务必为所使用的电压选择正确的电平（即 LVCMOS18、LVCMOS33）。
- 对于读取，为实现最优读取性能，请确保闪存器件驱动强度与所驱动的负载（阻性负载 + 容性负载）相匹配：
- 如果在 QSPI_CLK 和/或 QSPIx_IO[0:3] 线路上添加了串联电阻，则应进行特别验证。
- 对于目标工作频率，请确保满足 Versal 自适应 SoC 和 QSPI 器件的建立时间要求和保持时间要求。
- 使用以下公式确定是否满足建立和保持时间要求，并确定最大 QSPI 工作频率：
- 定义：
- Clock_Period = QSPI 接口时钟 QSPI_CLK 的时钟周期 (1/FQSPI_CLK)
- TQSPICKO_min/max = Versal 自适应 SoC QSPI 时钟到输出延迟（请参阅 Versal 自适应 SoC 数据手册）
- TQSPIDCK = Versal 自适应 SoC QSPI 建立时间（请参阅 Versal 自适应 SoC 数据手册）
- TQSPICKD = Versal 自适应 SoC QSPI 保持时间（请参阅 Versal 自适应 SoC 数据手册）
- Tsetup（闪存）= QSPI 器件建立时间（请参阅 QSPI 器件数据手册）
- Thold（闪存）= QSPI 器件保持时间（请参阅 QSPI 器件数据手册）
- CTO_max（闪存）= QSPI 器件数据时钟到输出延迟（请参阅 QSPI 器件数据手册）
- Output_Hold（闪存）= 数据开始更改之前的 QSPI 器件输出保持时间（请参阅 QSPI 器件数据手册）
- Max_PCB_trace_delay = QSPI_CLK、QSPIx_IO[0:3] 之间的最大 PCB 走线延迟
- Min_PCB_trace_delay = QSPI_CLK、QSPIx_IO[0:3] 之间的最小 PCB 走线延迟
- 公式：
- 写入建立/保持（数据）：
- Tsetup（闪存）≤ Clock_Period – TQSPICKO_max –（QSPI_CLK PCB 走线延迟与最大 QSPIx_[0:3] PCB 走线延迟之间的偏差）
- Thold（闪存）≤ TQSPICKO_min –（QSPI_CLK PCB 走线延迟与最小值 QSPIx_[0:3] PCB 走线延迟之间的偏差）注释： 请参阅本节项目符号列表第一项，以获取有关偏差准则的信息。
- 读取建立/保持（数据）：
- TQSPIDCK ≤ Clock_Period – CTO_max（闪存）– 2*Max_PCB_trace_delay
- TQSPICKD ≤ Output_Hold（闪存）+ 2 x Min_PCB_trace_delay注释： 两个公式中的 2X PCB 走线延迟表示往来闪存器件的往返时间。
- 命令建立/保持：
- Tsetup（闪存）≤ Clock_Period – TQSPICKO_max –（QSPI_CLK PCB 走线延迟与最大 QSPIx_[0:3] PCB 走线延迟之间的偏差）
- Thold（闪存）≤ TQSPICKO_min –（QSPI_CLK PCB 走线延迟与最小值 QSPIx_[0:3] PCB 走线延迟之间的偏差）注释： 请参阅本节项目符号列表第一项，以获取有关偏差准则的信息。
- 写入建立/保持（数据）：
- 定义：