- 将 4.7-10 kΩ 上拉电阻器布局到 OSPIx_CS_b 和 OSPI_RST_b 线路上的 VCCO_500。
- OSPI_IO[7:0]/OSPI_DS 与 OSPI_CLK 之间的偏差应在 50 ps 范围内。
- 强烈建议对近端（靠近 Versal 自适应 SoC）和远端的时钟线执行信号完整性分析。
- 确保 PCB 上适当的信号完整性
- Versal 器件远端或近端的 PCB 上无反射。
- 确保满足 Versal 与闪存器件的 VIH/VIL 和 VOH/VOL 电平要求。
- 值可以在 Versal 自适应 SoC 数据手册的“PSIO 电平”章节中找到。
- 务必为所使用的电压选择正确的电平（即 LVCMOS18、LVCMOS33）。
- 对于读取，为实现最优读取性能，请确保驱动强度与所驱动的负载相匹配：
- 尤其是在 OSPI_CLK 和/或 OSPI_IO[7:0] 线路上添加串联电阻时，务必注意这一点。
- 对于所有频率，确保满足 Versal 自适应 SoC 和 OSPI 器件的建立和保持时间要求。
- 为了确保满足建立和保持时间要求，并确定最大工作频率，请参阅以下公式：
- 定义：
- Clock_Period = OSPI 接口时钟 OSPI_CLK 的时钟周期 (1/FOSPI_CLK)
- TOSPICKO = Versal 自适应 SoC OSPI 时钟到输出延迟
- TOSPIDCK = Versal 自适应 SoC OSPI 建立时间
- TOSPICKD = Versal 自适应 SoC OSPI 保持时间
- Tsetup（闪存）= OSPI 器件建立时间（请参阅 OSPI 器件数据手册）
- Thold（闪存）= OSPI 器件保持时间（请参阅 OSPI 器件数据手册）
- CTO max/min（闪存）= 闪存器件时钟到输出延迟（请参阅 OSPI 器件数据手册）
- Max_PCB_trace_delay = OSPI_CLK、OSPI_IO[7:0] 之间的最大 PCB 走线延迟
- Min_PCB_trace_delay = OSPI_CLK、OSPI_IO[7:0] 之间的最小 PCB 走线延迟
- 公式：
- 写入（PHY 和非 PHY 模式）
- SDR 模式：Tsetup（闪存）≤ Clock_Period – TOSPICKO(max) –（OSPI_CLK PCB 走线延迟与最大 OSPI_IO[7:0] PCB 走线延迟之间的偏差）
- DDR 模式：Tsetup（闪存）≤ Clock_Period/2 – TOSPICKO(max) –（CLK PCB 走线延迟与最大 OSPI_IO[7:0] PCB 走线延迟之间的偏差）
- Thold（闪存）≤ TOSPICKO(min) –（CLK PCB 走线延迟与最小 OSPI_IO[7:0] PCB 走线延迟之间的偏差）注释： 请参阅本节项目符号列表第二项，以获取有关偏差准则的信息。
- 读取（非 PHY 模式 (< 50 MHz)）
- TOSPIDCK ≤ Clock_Period – CTO max（闪存）+ 2 x Max_PCB_trace_delay(OSPI_IO[7:0])
- TOSPICKD ≤ CTO min（闪存）+ 2 x Min_PCB_trace_delay(OSPI_IO[7:0])注释： 请参阅本节项目符号列表第二项，以获取有关偏差准则的信息。
- 写入（PHY 和非 PHY 模式）
- 定义：
- 对于 50 MHz 以上的频率（PHY 模式），读取时，由于 RX 调谐，最大频率并非 PCB 走线延迟的函数。可以针对 RX 调谐执行仿真，确保满足 Versal 和闪存器件的建立/保持时间要求。
警告：
要以 OSPI 启动模式启动 Versal 自适应 SoC，八通道 SPI 闪存必须与
Versal 自适应 SoC 技术参考手册(AM011) 中的“OSPI 启动模式”部分中所列的 SDR 命令兼容，并且支持这些命令。