SPI

SPIx_MISO/SPIx_MOSI 和 SPIx_CLK 之间的偏差应在 100 ps 范围内。

请将 4.7 kΩ 上拉电阻器布局在串行外设接口 (SPI) 器件附近的 SS 管脚上。

对于所有频率，确保满足 Versal 自适应 SoC 和 SPI 器件的建立和保持时间要求，具体取决于主/从配置。

为了验证是否满足建立和保持时间要求，并确定最大工作频率，请参阅以下公式：

定义：
- Clock_Period = SPI 接口时钟 SPI_CLK 的时钟周期（1/F_{MSPI_CLK} 或 1/F_{SSPI_CLK}）
- T_MSPICKO max/min = Versal 自适应 SoC MOSI SPI 时钟到输出延迟（主）
- T_SSPICKO max/min = Versal 自适应 SoC MOSI SPI 时钟到输出延迟（从）
- T_MSPIDCK = Versal 自适应 SoC SPI 建立时间（主）
- T_MSPICKD = Versal 自适应 SoC SPI 保持时间（主）
- T_SSPIDCK = Versal 自适应 SoC SPI 建立时间（从）
- T_SSPICKD = Versal 自适应 SoC SPI 保持时间（从）
- CTO min/max（闪存）= SPI 器件时钟到输出延迟（请参阅 SPI 器件数据手册）
- Tsetup（闪存）= SPI 器件建立时间（请参阅 SPI 器件数据手册）
- Thold（闪存）= SPI 器件保持时间（请参阅 SPI 器件数据手册）
- Max_PCB_trace_delay = SPI_CLK、SPIx_MOSI（主模式）或 SPI_CLK、SPIx_MISO（从模式）之间的最大 PCB 走线延迟
- Min_PCB_trace_delay = SPI_CLK、SPIx_MOSI（主模式）或 SPI_CLK、SPIx_MISO（从模式）之间的最小 PCB 走线延迟
公式：
- 主模式
  - 写入：
    - Tsetup（闪存）≤ Clock_Period – T_MSPICKO max – （SPI_CLK PCB 走线延迟与 SPIx_MOSI PCB 走线延迟之间的偏差）
    - Thold（闪存）≤ T_MSPICKO min –（SPI_CLK PCB 走线延迟与 SPIx_MOSI PCB 走线延迟之间的偏差）
      注释：请参阅本节项目符号列表第一项，以获取有关偏差准则的信息。
  - 读取：
    - T_MSPIDCK ≤ Clock_Period – CTO max（闪存）– 2 x Max_PCB_trace_delay
    - T_MSPICKD ≤ CTO min（闪存）+ 2 x Min_PCB_trace_delay
      注释：两个公式中的 2X PCB 走线延迟表示往来闪存器件的往返时间。
- 从模式
  - 写入：
    - T_SSPIDCK ≤ Clock_Period – CTO max（闪存）–（SPI_CLK PCB 走线延迟与 SPIx_MOSI PCB 走线延迟之间的偏差）
    - T_SSPICKD ≤ CTO min（闪存）+ 2 x Min_PCB_trace_delay
      注释：请参阅本节项目符号列表第一项，以获取有关偏差准则的信息。
      
      注释：两个公式中的 2X PCB 走线延迟表示往来闪存器件的往返时间。
  - 读取：
    - Tsetup（SPI/主）≤ Clock_Period – CTO max (Versal 自适应 SoC) – 2 x Max_PCB_trace_delay
    - Thold（SPI/主）≤ CTO min(Versal 自适应 SoC) + 2 x Min_PCB_trace_delay
    - 注释：两个公式中的 2X PCB 走线延迟表示往来闪存器件的往返时间。

确保 PCB 上适当的信号完整性：

Versal 器件的近端或远端无反射
确保满足 Versal 与闪存器件的 V_IH/V_IL 和 V_OH/V_OL 电平要求。
- 值可以在 Versal 自适应 SoC 数据手册的“PSIO 电平”章节中找到。
  - 务必为所使用的电压选择正确的电平（即 LVCMOS18、LVCMOS33）。