下表定义了 DDR4 信号的布线规则。
| 参数 | 值 |
|---|---|
| 阻抗规则 | |
| 单端 CAC 1 和数据信号的阻抗 | 50Ω 2 ± 10% |
| 差分时钟 (CK) 和数据选通信号 (DQS) 的阻抗 | 90Ω 2 ± 10% |
| 走线长度规则（从自适应 SoC 到最远器件或终端） | |
| CAC 信号的最大 PCB 走线长度 | 11000 mil |
| 数据/选通信号的最大 PCB 走线长度 | 5500 mil |
| CAC 信号的间隔规则 | |
| CAC 信号之间的最小间隔 |
2H 3 ，但是： 自适应 SoC 下为 1H DDR4 器件下为 1.5H |
| CAC 信号与时钟信号之间的最小间隔 |
5H，但是： 自适应 SoC 下为 2H DDR4 器件下为 2H |
| CAC 信号与数据信号之间的最小间隔 |
5H，但是： 自适应 SoC 下为 2H DDR4 器件下为 2H |
| 数据与数据选通信号的间隔规则 | |
| 同一字节内数据/选通信号之间的最小间隔 |
2H，但是： 自适应 SoC 下为 1H DDR4 器件下为 1.5H |
| 数据/选通信号与其他字节中的数据/选通信号之间的最小间隔 |
5H，但是： 自适应 SoC 下为 2H DDR4 器件下为 2H |
| 存储器接口间信号的间隔规则 | |
| 一个存储器接口中的信号与另一个存储器接口中的信号之间的最小间隔 |
5H，但是： 自适应 SoC 下为 2H DDR4 器件下为 2H |
| 最大过孔计数（按信号类型） | |
| CAC 信号数和时钟信号数 | (2 × 器件数) + 2 |
| 数据和选通信号 | 2 |
| 其他物理设计要求 | |
| 请勿将 CAC/时钟信号布线于 2 个以上的内部信号层 | |
| 请勿将数据/选通信号布线于 1 个以上的内部信号层 | |
| 内部信号层的数据/选通信号应尽可能布线于靠近存储器件处 | |
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