Vitis Model Composer Hub ブロックは、複数クロックのデザインで Code Generation を続行するように設定する必要があります。これは、HDL Clock Settings タブで Enable multiple clocks チェック ボックスをオンにします。オンにすると、Code Generation エンジンにより src_domain および dest_domain サブシステムのクロック情報が各クロックのサブ タブから取得されます。オフの場合、デザインはシングル クロック デザインとして処理されます。