AIE to HDL - 2024.2 日本語 - UG1483

Vitis Model Composer ユーザー ガイド (UG1483)

Document ID
UG1483
Release Date
2025-02-03
Version
2024.2 日本語

AIE to HDL ブロックは、AI エンジン ブロックの出力を HDL ブロックの入力に接続します。このブロックは、AI エンジン ブロックからの可変サイズ信号と、HDL ドメインがデータを受信する準備ができたことを示す tready 信号を受信します。このブロックの入力のデータ型は、入力信号と同じです。

注記: HDL ドメインの tready 信号が長時間 Low のままになると、最終的には AIE to HDL ブロックの内部バッファーがオーバーフローし、シミュレーションが停止します。AIE to HDL ブロックの tdata 出力のビット幅は、ハードウェアの機能によって、32、64、および 128 に制限されます。
図 1. AIE to HDL
図 2. AIE to HDL ブロックのパラメーター