割り込みステータス レジスタ (ISR) にはコアの各種エラーおよびステータス情報が格納されます ( Table: 割り込みステータス レジスタ )。
|
ビット |
名称 |
リセット
|
アクセス (1) |
説明 |
|---|---|---|---|---|
|
31-16 |
予約 |
N/A |
N/A |
予約 |
|
15-14 |
Line Count status for VC3 |
0x0 |
R/W1C |
0x0 - エラーなし 0x1 - レジスタ 0x4C で設定されたライン数に対して、受信したライン数が少ない 0x2 - レジスタ 0x4C で設定されたライン数に対して、受信したライン数が多い 0x3 - 予約 |
|
13-12 |
Line Count Status for VC2 |
0x0 |
R/W1C |
0x0 - エラーなし 0x1 - レジスタ 0x48 で設定されたライン数に対して、受信したライン数が少ない 0x2 - レジスタ 0x48 で設定されたライン数に対して、受信したライン数が多い 0x3 - 予約 |
|
11-10 |
Line Count Status for VC1 |
0x0 |
R/W1C |
0x0 - エラーなし 0x1 - レジスタ 0x44 で設定されたライン数に対して、受信したライン数が少ない 0x2 - レジスタ 0x44 で設定されたライン数に対して、受信したライン数が多い 0x3 - 予約 |
|
9-8 |
Line Count Status for VC0 |
0x0 |
R/W1C |
0x0 - エラーなし 0x1 - レジスタ 0x40 で設定されたライン数に対して、受信したライン数が少ない 0x2 - レジスタ 0x40 で設定されたライン数に対して、受信したライン数が多い 0x3 - 予約 |
|
7-6 |
予約 |
N/A |
N/A |
予約 |
|
5 |
Incorrect Lane Configuration |
0x0 |
R/W1C |
プロトコル コンフィギュレーション レジスタの Active Lanes ビットの値が Maximum Lanes ビットの値より大きいとアサートされます。 |
|
4 |
Generic Short Packet (GSP) FIFO Full |
0x0 |
R/W1C |
ジェネリック ショート パケット FIFO がフルの場合にアサートされます。 |
|
3 |
ULPS state |
0x0 |
R/W1C |
0: D-PHY レーンが ULPS ステートを終了し、現在 ULPS ステートでないことを示します。 1: D-PHY レーンが ULPS ステートであることを示します。 |
|
2 |
Line Buffer Full |
0x0 |
R/W1C |
ライン バッファーがフルの場合にアサートされます。 |
|
1 |
Unsupported/Reserved Data Type |
0x0 |
R/W1C |
ジェネリック ショート パケット要求にサポートしていない、または予約済みのデータ型が検出されるとアサートされます。 |
|
0 |
Pixel Data Under-run |
0x0 |
R/W1C |
パケット送信中にコアに十分なピクセル データが供給されない場合にアサートされます。 |
|
注記: 1. W1C = Write 1 to Clear (1 を書き込むとクリア) です。 2. ビット位置 [15:8] は、C_EN_REG_BASED_FE_GEN パラメーターが有効に設定されている場合のみ有効であり、それ以外の場合は予約領域となります。 |
||||