MIPI CSI-2 TX Controller のプログラミング シーケンスを次に示します。 This Figure 、 This Figure 、および This Figure は、各シーケンスを図で表したものです。
1. レジスタを設定し、コアを有効にします。
a. リセット後やコアをいったん無効にした後など、コアを有効にする前に 「コア コンフィギュレーション レジスタ (オフセット - 0x00)」 を読み出して Controller Ready ビットが 1 であることを確認します。
b. 必要に応じてレジスタをプログラムして設定します。
c. コアを有効にして、入力インターフェイスにビデオ ストリームを送信します。
d. このシーケンスの実行中、継続的にポーリングを実行するか外部割り込み (有効な場合) を待ち、割り込みステータス レジスタを読み出してエラーまたはステータスの報告を確認します。
2. コアをいったん無効にして、再度有効にします。
° 「コア コンフィギュレーション レジスタ (オフセット - 0x00)」 の Core Enable ビットを 0 にしてコアを無効にします。
° 「コア コンフィギュレーション レジスタ (オフセット - 0x00)」 の Controller Ready ビットが 1 になるのを待ちます。
° Core Enable ビットを 1 にしてコアを再び有効にします。
3. ULPS を開始/終了します。
° PHY レーンを ULPS モードにするには、 「コア コンフィギュレーション レジスタ (オフセット - 0x00)」 に 1 を書き込みます ( ULPS Mode ビットを 1 に設定)。
° 対応する PPI 信号が PHY に駆動され ( txrequestesc 、 txulpsesc )、ULPS ステートが開始します。
° PHY レーンが ULPS ステートになる ( ulpsactivenot が Low に遷移する) と割り込みステータス レジスタにこのステータスが反映されます。
° ULPS モードを終了するには、 「コア コンフィギュレーション レジスタ (オフセット - 0x00)」 の ULPS Mode ビットを 0 にします。
° 対応する PPI 信号が PHY に駆動され ( txulpsexit )、ULPS ステートが終了します。
° ulpsactivenot 信号がディアサートされてから 1 ミリ秒後に PPI は txrequestesc をディアサートします。ULPS モードが終了すると、割り込みステータス レジスタに反映されます。
° 1 マイクロ秒後、ULPS に対応する ISR をクリアします。1 マイクロ秒より前に ISR をクリアすると、IP が 単に ULPS ステートであることが示されます。
